MXPA05005916A

MXPA05005916A - Codificador escalable hibrido, metodo y medios para formatos de video de alta definicion y de definicion estandar en un unico disco.

Info

Publication number: MXPA05005916A
Application number: MXPA05005916A
Authority: MX
Inventors: Lafuze Comer Mary
Original assignee: Thomson Licensing Sa
Priority date: 2002-12-03
Filing date: 2003-11-13
Publication date: 2005-08-29
Also published as: EP1568221A4; MY160621A; US7912125B2; WO2004052002A1; CN1720731A; KR100999496B1; EP1568221A1; AU2003290872A1; EP1568221B1; BRPI0316861B1; JP2006509421A; JP4751614B2; AU2003291519A1; BR0316861A; CN100417219C; KR20050084065A; WO2004052003A1; ES2382031T3; US20060056520A1

Abstract

Se describen un codificador (100, 600) escalable hibrido, metodo y medios para procesar datos de senal de video como una pluralidad de coeficientes de transformacion en bloque para cada uno del estrato de base y del estrato de mejora incluidos en un disco de alta definicion y de definicion estandar, doble. El codificador (100, 600) incluye una unidad de descomposicion (110) de dos estrato para descomponer una secuencia original de datos de senal de alta definicion en datos del estrato de base y datos del estrato de mejora, un codificador (112) de definicion estandar se acopla con la unidad de descomposicion para codificar los datos del estrato de base como una corriente de bits del estrato de base que incorpora una secuencia de datos de definicion estandar, y un codificador (124) de alta definicion se acopla con la unidad de descomposicion y el codificador de definicion estandar para codificar la diferencia entre los datos de alta definicion y los datos de definicion estandar como una corriente de bits del estrato de mejora que incorpora una secuencia de datos de alta definicion.

Description

CODIFICADOR ESCALABLE HÍBRIDO. MÉTODO Y MEDIOS PARA FORMATOS DE VIDEO DE ALTA DEFINICIÓN Y DE DEFINICIÓN ESTÁNDAR EN UN ÚNICO DISCO REFERENCIA CRUZADA CON SOLICITUDES RELACIONADAS Esta solicitud reclama el beneficio de la Solicitud Provisional de Patente de Estados Unidos No. 60/430,558, titulada "Hybrid Scalable CODEC for Single Disc SD/HD-DVD" (CODEC ESCALABLE HÍBRIDO PARA UN UNICO DISCO SD/HD-DVD) y presentada el 3 de diciembre de 2002, la cual se incorpora aquí como referencia en su totalidad.

CAMPO DE LA INVENCIÓN La presente invención está dirigida a CODEC de video y en particular, a CODEC de video para integrar las versiones de alta definición y de definición estándar de datos de video en un único disco de video digital.

ANTECEDENTES DE LA INVENCIÓN Por lo general, los datos de video se procesan en la forma de corrientes de bits por los codificadores y decodif icadores de video (colectivamente "CODEC") y se almacenan en un medio de disco de video digital ("DVD"). Existe una base del usuario instalada de reproductores DVD de láser rojo que utilizan los decodif icadores MPEG-2. Los dispositivos de láser rojo utilizados con la codificación MPEG-2 dan como resultado capacidades de almacenamiento suficientes para dar soporte a las versiones de alta definición ("SD") de una típica película, mientras existe más interés en dar soporte a versiones de alta definición ("HD") de esta película en el mismo disco. Desafortunadamente, la base instalada del usuario de los reproductores de láser rojo utilizados con MPEG-2, dan soporte a una capacidad deficiente de almacenamiento para alojar las versiones HD y SD de la película. Las tecnologías de láser rojo y láser azul han sido consideradas para alcanzar capacidades de almacenamiento suficientes para dar soporte a las grabaciones de alta definición ("HD-DVD"). La tecnología de láser azul cuenta con la ventaja de proporcionar suficiente almacenamiento para alojar múltiples películas HD de alta calidad en un disco con el uso de MPEG-2, pero no es económicamente factible de utilizar, ya que el láser azul puede suplantar la base instalada del usuario de los dispositivos de láser rojo. Por lo tanto, existe la necesidad de un esquema de codificación que se puede utilizar para HD-DVD que también pueda dar soporte a SD-DVD en el mismo disco, legible por los dispositivos de láser rojo actuales con el uso de decodificadores MPEG-2. De este modo, con el HD-DVD rojo, es deseable almacenar en un sólo disco, además de la versión HD, una versión SD de una película que se puede leer por el reproductor convencional que tiene un decodif icador MPEG-2. Esto significará que los creadores de contenido no necesitarán crear un disco HD-DVD separado además del disco SD, y los compradores solamente necesitarán almacenar un solo disco por película, con el uso de una unidad de almacenamiento ("SKU"). Esto puede evitar problemas como los encontrados con la televisión de alta definición de transmisión ("HDTV"), en donde los difusores no querían transmitir HD hasta no vender más equipos HD, pero los consumidores no quieren comprar HD hasta que no haya suficiente contenido HD disponible. La presente invención adopta el uso de un medio de almacenamiento de un solo lado. Aunque los discos de doble lado son una buena opción para obtener mayor almacenamiento, existe cierta resistencia para usar los discos por ambos lados. Esto se debe, en parte, a las desventajas de costo elevado y del hecho de que al almacenar contenido en ambos lados puede interferir con su etiquetado, el cual normalmente se pone en un lado del disco. Por esto, las medidas de HD-DVD de (i) la tecnología láser azul; (ii) los discos de láser rojo de doble lado; y (iii) discos de láser rojo separados para las versiones HD y SD de una película, cada uno de estos factores cuenta con ciertas desventajas.

BREVE DESCRIPCIÓN DE LA INVENCIÓN Las anteriores y otras desventajas de la técnica previa se resuelven con un codificador escalable híbrido, método y medios para procesar datos de señal de video como una pluralidad de coeficientes de transformación en bloque para cada uno del estrato de base y un estrato de mejora incluidos en un disco de alta definición y de definición estándar. El codificador incluye una unidad de descomposición de dos estratos para descomponer una secuencia original de datos de señal de alta de definición en datos del estrato de base y datos del estrato de mejora, un codificador de definición estándar se acopla con la unidad de descomposición para codificar los datos del estrato de base como una corriente de bits del estrato de base que incorpora la secuencia de datos de definición estándar, y un codificador de alta definición acoplado con la unidad de descomposición y el codificador de definición estándar para codificar la diferencia entre los datos de alta definición y los datos de definición estándar como una corriente de bits del estrato de mejora que incorpora la secuencia de datos de alta definición. Estos y otros aspectos, características y ventajas de la presente invención serán evidentes a partir de la siguiente descripción detallada de las modalidades ejemplificativas, que se deben leer junto con los dibujos acompañantes.

BREVE DESCRIPCIÓN DE LOS DIBUJOS La presente invención utiliza los CODEC de video escalable híbrido para integrar la definición estándar ("SD") con alta definición ("HD") en un solo disco de video digital ("DVD") de conformidad con las siguientes Figuras ejemplificativas, en donde: La Figura 1 muestra un diagrama en bloque para un codificador escalable híbrido, de conformidad con los principios de la presente invención.

La Figura 2 muestra un diagrama en bloque para un algoritmo de muestreo descendente que se puede utilizar con el codificador de la Figura 1, y de conformidad con los principios de la presente invención. La Figura 3 muestra un diagrama en bloque para los coeficientes de transformación que se pueden utilizar con el codificador de la Figura 1, de conformidad con los principios de la presente invención. La Figura 4 muestra un diagrama en bloque para un algoritmo de interpolación que se puede utilizar con el codificador de la Figura 1, de conformidad con los principios de la presente invención. La Figura 5 muestra un diagrama en bloque para el filtrado de compensación de movimiento que se puede utilizar con el codificador de la Figura 1, de conformidad con los principios de la presente invención. La Figura 6 muestra un diagrama en bloque para otra modalidad de un codificador escalable híbrido de conformidad con los principios de la presente invención; y La Figura 7 muestra un diagrama en bloque para un decodificador escalable híbrido de conformidad con los principios de la presente invención.

DESCRIPCIÓN DETALLADA DE LAS MODALIDADES EJEMPLIF1CATIVAS Se ha reconocido la necesidad y se ha contemplado el uso de por lo menos dos medidas para proporcionar versiones de definición estándar ("SD") y de alta definición ("HD") de una película en un solo disco de láser rojo. Una primera medida es proporcionar un único disco SD y HD con el uso de un láser rojo con transmisión simultánea MPEG-2 para SD y H.26L para HD. Una segunda medida es proporcionar un solo disco SD y HD con el uso de láser rojo con una medida escalable híbrida con el uso de MPEG-2 para el estrato de base y un H.26L modificado para el estrato de mejora. Para almacenar SD y HD en un solo disco, se consideran ahora las dos opciones de transmisión simultánea y de escalibilidad. Debido a las restricciones en la capacidad de almacenamiento con el DVD de láser rojo, el MPEG-2 puede no ser suficiente para el estrato HD. La medida de transmisión simultánea registra las corrientes SD MPEG-2 y HD H.26L independientes en el disco y la medida escalable utiliza MPEG-2 para el estrato de base y un H.26L modificado para el estrato de mejora. Con propósitos de comparación, se consideran las velocidades de bits totales de 7, 8 y 9 Mbps. Para cada una de estas velocidades de bits totales, las Tablas 1 y 2 presentan el funcionamiento calculado de las medidas escalable híbrida y de transmisión simultánea, respectivamente, para diferentes casos. El funcionamiento se calcula en términos de una velocidad de bits MPEG-2 HD equivalente. La velocidad de bits MPEG-2 HD equivalente para un caso particular es la velocidad de bits MPEG-2 que será requerida para alcanzar una calidad similar para el estrato HD para ese caso.

Tabla 1: Funcionamiento de escalabilidad híbrida calculada Tabla 2: Funcionamiento de transmisión simultánea calculado Velocidad de Velocidad de Factor de Velocidad de bits SD bits HD mejora H.26L bits MPEG-2 HD equivalente 3 4 2 8 3 4 2.5 10 3 5 2 10 3 5 2.5 12.5 3 6 2 12 3 6 2.5 15 4 4 2 8 4 4 2.5 10 4 5 2 10 4 5 2.5 12.5 Para cada velocidad de bits total, se enlistan dos diferentes velocidades de bits diferentes: 3 y 4 Mbps. Además, se utilizan dos diferentes factores de mejora para H.26L sobre MPEG-2; 2 y 2.5. Esto significa que MPEG-2 en cualquiera de las 2 veces o 2.5 veces, la velocidad de bits se considera que proporciona una calidad similar para H.26L a 1 vez la velocidad de bits. El funcionamiento para el caso de transmisión simultánea de la Tabla 2 se obtiene al multiplicar la velocidad de bits HD por el factor de mejora H.26L. El funcionamiento calculado para la medida de escalabilidad híbrida de la Tabla 1 se obtiene al multiplicar la velocidad de bits HD por el factor de mejora H.26L, sumando la velocidad de bits SD y multiplicando por un factor de 0.9 para compensar la pérdida en la efectividad de codificación debida a la escalabilidad. El factor 0.9 es un cálculo con base en la experiencia previa. Las hileras sombreadas en las Tablas 1 y 2 indican casos que se puede esperar que proporcionen suficiente calidad para HD-DVD.

Al comparar las tablas, se sombrean más hileras en la Tabla 1. Al observar la Tabla 2, se puede observar que para que la medida de transmisión simultánea proporcione una calidad aceptable debe ya sea: 1) el H.26L debe proporcionar 2.5X mejora sobre MPEG-2 y 3 Mbps deben ser suficientes para el estrato SD, o 2) se debe utilizar 9 Mbps para una velocidad de bits de video total y 3 Mbps debe ser suficiente para el estrato SD; o 3) se deben utilizar 9 Mbps para ia velocidad de bits de video total y H.26L debe proporcionar una mejora de 2.5X sobre MPEG-2. Para el caso de escalabilidad, el funcionamiento no será suficiente para los casos límite en donde 1) la fórmula utilizada para computar la velocidad de bits MPEG-2 HD equivalente es demasiado optimista o 2) solamente se permiten 7 Mbps para la velocidad de bits total y el H.2L modificado no proporciona la mejora 2.5X sobre MPEG-2 o 3) se deben utilizar 4 Mbps para el estrato SD, no se permite una velocidad de bits de video total de 9 Mbps, y el H.26L no proporciona una mejora 2.5X. De este modo, las modalidades de la presente invención permiten dos versiones de una película, una de definición estándar ("SD") y una de alta definición ("HD"), para ser leídas desde un único disco DVD de láser rojo, de un solo lado, de doble estrato, sin la necesidad de almacenar la información incluida en la versión SD una segunda vez como parte de la versión HD. La codificación se lleva a cabo con el uso de un MPEG-2 híbrido y una escalabilidad H.26L. El uso de MPEG-2 para el estrato de base proporciona una corriente de bits SD que se puede reproducir en un reproductor DVD SD convencional. El estrato de mejora se codifica con el uso de un esquema modificado de H.26L (también conocido como JVT o MPEG-5 Parte 10 o AVC), con el fin de proporcionar la efectividad de codificación necesaria para poner la película SD y HD en un solo disco. La presente invención también se puede aplicar a poner en corrientes y/o el contenido volátil, como por ejemplo, poner en corrientes el video de Internet, además del medio DVD. Esta descripción ejemplif ¡cativa ilustra solamente los principios de la invención. Por lo tanto, las personas experimentadas en la técnica tendrán la capacidad de reconocer diferentes arreglos, que aunque no se describen o muestran explícitamente aquí, incorporan los principios de la presente invención y están incluidos dentro de su espíritu y alcance. Además, todos los ejemplos y el lenguaje condicionado descrito aquí tienen propósitos pedagógicos para ayudar al lector a comprender los principios de la invención y los conceptos proporcionados por el inventor para la técnica, y se deben considerar no limitados a los ejemplos y condiciones específicamente descritos. También, todas las declaraciones, principios, aspectos y modalidades de la invención, así como los ejemplos específicos de la misma, tienen la intención de abarcar los equivalentes estructurales y funcionales de la misma. Se tiene la intención también, de que los equivalentes incluyan tanto los equivalentes conocidos como los equivalentes desarrollados en el futuro, es decir, cualquier elemento desarrollado para llevar a cabo la misma función, sin importar su estructura. De esta forma, por ejemplo, las personas experimentadas en la técnica podrán apreciar que los diagramas en bloque aquí representados son vistas conceptuales de la circuitería ilustrativa que incorpora los principios de la presente invención. De manera similar, se debe observar que los diagramas de flujo, diagramas de transición de estado, pseudo-códigos, y sus similares representan diferentes procesos que se pueden representar esencialmente en un medio legible por computadora y se pueden ejecutar por una computadora o procesador aunque se muestre o no tal computadora o procesador. Las funciones de los diferentes elementos mostrados en las Figuras (incluyendo los bloques funcionales) pueden ser provistos con el uso de un hardware dedicado ast como con un hardware con la ejecutar un software asociado con un software apropiado. Cuando es provisto por un procesador, las funciones pueden ser proporcionadas por un único procesador dedicado, mediante un procesador compartido o por una pluralidad de procesadores individuales, algunos de los cuales pueden estar compartidos. Además, el uso explícito del término "procesador" o "controlador" no se debe considerar como refiriéndose exclusivamente a un hardware con la capacidad de ejecutar software y pueden implícitamente incluir, sin limitación, un hardware procesador de señal digital ("DSP"), una memoria de solamente lectura ("ROM") para almacenar el software, una memoria de acceso aleatorio ("RAM"), y un almacenamiento no volátil. También se puede incluir otro hardware convencional y/o acostumbrado. De manera similar, los conmutadores mostrados en las Figuras son únicamente conceptuales. Su función se puede llevar a cabo a través de la operación de un control de programa, a través de un lógico dedicado, a través de la interacción de un control de programa y un lógico dedicado o incluso en forma manual, cuando la técnica particular seleccionada por el desarrollador es más específica para el contexto. En las reivindicaciones aquí descritas, cualquier elemento expresado como un medio para llevar a cabo una función específica tiene la intención de abarcar cualquier forma para llevar a cabo esa función, incluyendo por ejemplo A) una combinación de elementos de circuito que llevan a cabo esa función; B) software en cualquier forma, incluyendo, por lo tanto, firmware, microcódigos o sus similares, combinados con la circuitería apropiada para ejecutar el software para llevar a cabo la función. La invención, como se define por las reivindicaciones reside en el hecho de que las funcionalidades provistas por los diferentes medios descritos están combinadas y se pueden alcanzar en la forma en que lo describen las reivindicaciones. El solicitante, por lo tanto agradece cualquier medio que pueda proporcionar estas funciones, como equivalentes de los mostrados aquí. Como se muestra en la Figura 1, un codificador escalable híbrido se indica por lo general con el número 100 de referencia. El codificador 100 incluye una unidad de descomposición 110 de dos estratos para recibir una secuencia HD original. La unidad de descomposición 110 se acopla en comunicación de señal con el codificador 112 MPEG-2 que recibe los píxeles del estrato de base desde la unidad de descomposición y proporciona una salida de corriente de bits del estrato de base. El codificador 112 MPEG-2 se acopla con una memoria 114 intermedia de cuadro SD y proporciona los píxeles de base reconstruidos a la memoria intermedia. La memoria 114 intermedia se acopla en comunicación de señal de retroalimentación con el codificador 112, y también se acopla con un interpolador 116. El interpolador 116 se acopla con una primera entrada de un bloque 118 sumador, que tiene su salida acoplada con un adjuntador 120. El adjuntador 120 a su vez, se acopla con una memoria 122 intermedia de cuadro HD, la cual se acopla con un codificador 124 H.26L modificado. El codificador 124 tiene una entrada acoplada con la unidad de descomposición 110 y una salida acoplada con una segunda entrada del bloque sumador 118 para proporcionar los píxeles del estrato de mejora reconstruidos al bloque sumador. El codificador 124 proporciona una salida de corriente de bits del estrato de mejora. Con referencia a la Figura 2, un algoritmo de muestreo descendente se muestra por lo general, con el número 200 de referencia. En forma esquemática, un bloque 210 HD original es Alexis pero se divide en cuatro sub-bloques 8x8 220, 230, 240, y 250, respectivamente. Una transformación de enteros 8x8 se aplica en paralelo en cada uno de los sub-bloques por los transformador 221, 231, 241, y 251 de enteros 8x8 respecti amente. Después, el filtrado de paso bajo se lleva a cabo en cada uno de los sub-bloques transformados por los extractores 222, 232, 242 y 252 de baja frecuencia, respectivamente. Los sub-bloques de filtrado de paso bajo se completan a cero en los sub-bloques 5x4, si es necesario, al completar a cero los bloques 223, 233, 243 y 253 respectivamente. Entonces se aplican las transformaciones inversas en cada uno de los sub-bloques cero completados por los transformadores 224, 234, 244 y 254 inversos 5x4, respectivamente, para proporcionar nuevos sub-bloques 225, 235, 245 y 255, respectivamente, para proporcionar nuevos sub-bloques 225, 235, 245 y 255, respectivamente, que forman un nuevo bloque 212. Una transformación de enteros se aplica al nuevo bloque 212 por un transformador 214 de enteros 10x8, que se acopla con un cero-completador 216 11x9. El cero-completador 216 se acopla a su vez, con un transformador 218 inverso 11x9 que proporciona los píxeles Bi1x9 del estrato de base. Una ventaja del método de muestreo descendente mostrado en la Figura 2, comparado con simplemente operar bloques 8x8 en forma independiente, es mayor flexibilidad en la proporción de conversión de la velocidad de muestreo. Para la modalidad particular mostrada en la Figura 2, la resolución horizontal del estrato SD es 9/16 de la resolución horizontal HD, y la resolución vertical del estrato SD es 11/16 de la resolución vertical HD. Estas proporciones no son posibles cuando los bloques 8x8 se procesan independientemente, ya que las proporciones de conversión entonces serán de la forma P/8 para algunos enteros P entre 1 y 7. Con referencia ahora a la Figura 3, un sub-bloque 8x8 se muestra por lo general con el número 300 de referencia. El sub-bloque 300 corresponde a los sub-bloques 220, 230, 240 y 250 de la Figura 2. El sub-bloque 300 incluye coeficientes de transformación del estrato 310 de base y del estrato 312 de mejora, en donde, para el estrato de base, se extrae un sub-grupo del sub-bloque 5x4 de coeficientes 310 en la esquina superior izquierda de cada bloque de coeficiente 8x8. Los coeficientes 312 restantes en el bloque 8x8 son coeficientes del estrato de mejora. Como se muestra en la Figura 4, un algoritmo de interpolador se indica por lo general con el número 400 de referencia. El algoritmo 400 incluye un transformador 410 de entero 11x9 para transformar la versión reconstruida de B1lx9 denotados como B'11x9. El bloque 410 lleva a un bloque 412 de truncado 10x8 que lleva a un bloque 410 de transformación inversa 10x8 que emite un bloque 416 intermedio. El bloque 416 incluye cuatro sub-bloques 460, 470, 480 y 490 sub-divididos, respectivamente. Una transformación de enteros se aplica a cada uno de estos sub-bloques por los transformadores 462, 472, 482 y 492 de entero 5x4, respectivamente. Después, los sub-bloques transformados se completan a cero por los completadores a cero 464, 474, 484 y 494, 8x8, respectivamente. Los sub-bloques transformados cero completados se tratan con una transformación inversa por los transformadores 466, 476, 486 y 496 inversos 8x8, respectivamente, para formar los nuevos sub-bloques 468, 478, 488 y 498 correspondientes, que colectivamente forman el bloque 418 B'16xi 6- Con referencia ahora a la Figura 5, un filtro de compensación de movimiento se indica por lo general con el número 500 de referencia. El filtro 500 incluye un transformador 510 de enteros 8x8 para transformar la entrada ?8?8· El transformador 510 se acopla con una unidad de asignación 512 para ajusfar los coeficientes del estrato de base en cero. La unidad de asignación 512 a su vez, se acopla con un transformador 514 inverso 8x8 para proporcionar la salida P'8x3. Con referencia ahora a la Figura 6, se muestra otra modalidad del codificador escalable híbrido y se indica por lo general con el número 600 de referencia. El codificador 600 es similar al codificador 100 de la Figura 1, pero tiene una unidad de muestreo descendente para completar la descomposición. De este modo, el codificador incluye una unidad 610 de muestreo descendente para recibir una secuencia HD original y muestrearla en forma descendente para proporcionar los píxeles del estrato de base. El codificador 600 también incluye un primer bloque 611 sumador para recibir la secuencia HD original en una entrada no invertida. La unidad 610 de muestreo descendente se acopla en comunicación de señal con un codificador 612 MPEG-2 que recibe los píxeles del estrato de base desde la unidad de muestreo descendente y proporciona la salida de corriente de bits del estrato de base. El codificador 612 MPEG-2 se acopla con una memoria 614 intermedia del cuadro SD y proporciona los píxeles de base reconstruidos a la memoria intermedia. La memoria 614 intermedia se acopla en comunicación de señal con el codificador 612, y también se acopla con un interpolador 616. El interpolador 616 se acopla con una entrada invertida del primer bloque 611 sumador. El interpolador también se acopla con una primera entrada de un segundo bloque 618 sumador, que tiene su salida acoplada con un adjuntador 620. El adjuntador 620 a su vez, se acopla con una memoria 622 intermedia de cuadro HD que se acopla con el codificador 624 H.26L modificado. El codificador 624 tiene una entrada acoplada con la salida del primer bloque 611 sumador para recibir los píxeles del estrato de mejora, y una salida acoplada con una segunda entrada del segundo bloque 618 sumador para proporcionar los píxeles del estrato de mejora reconstruidos al segundo bloque 618 sumador. El codificador 624 proporciona la salida de corriente de bits del estrato de mejora. Como se muestra en la Figura 7, un decodificador escalable híbrido se indica por lo general con el número 700 de referencia. El decodificador 700 incluye un decodificador 710 MPEG-2 para recibir una corriente de bits del estrato de base. El decodificador MPEG-2 se acopla con una memoria 712 intermedia del cuadro SD para memorizar los cuadros de definición estándar. La memoria 712 intermedia del cuadro SD proporciona una salida apropiada para un despliegue SD, y se acopla de regreso con el decodificador 710 MPEG-2. El decodificador MPEG-2 también se acopla con un interpolador 714, que a su vez, se acopla con una entrada no invertida de una unidad de composición de dos estratos o bloque 718 sumador. El decodificador 700 escalable híbrido también incluye un decodif ¡cador 716 JVT modificado para recibir una corriente de bits del estrato de mejora. El decodificador JVT modificado se acopla con una segunda entrada no invertida del bloque 718 sumador. La salida del bloque 718 sumador se acopla con una unidad 720 de adjuntador que a su vez, se acopla con una memoria 722 intermedia de cuadro HD. La memoria 722 intermedia de cuadro HD proporciona una salida apropiada para un despliegue HD, y también se acopla de regreso con el decodificador 716 JVT modificado. Durante la operación, el esquema escalable híbrido ejemplificativo utiliza una codificación MPEG-2 para el estrato de base y una codificación H.26L modificada para el estrato de mejora. En el sistema ejemplificativo, la resolución para el estrato HD es de 1280x720 y el estrato SD es 704x480. la Figura 1 muestra un diagrama en bloque de alto nivel de un codificador escalable híbrido ejemplificativo. Primero, el material HD original se descompone en el estrato de base que contiene el contenido de baja frecuencia y un estrato de mejora que contiene el contenido de alta frecuencia de la secuencia original. El estrato de base se codifica con el uso de MPEG-2 (u otro esquema SD apropiado) y el estrato de mejora se codifica con el uso de una versión modificada de H.26L (u otro esquema HD apropiado). En una modalidad ejemplificativa de la presente invención, las corrientes de bits de mejora y de base se graban en un disco en una forma entrelazada. Los cuadros HD reconstruidos se obtienen al interpolar los pixeles del estrato de base reconstruidos y agregar el resultado a los pixeles del estrato de mejora reconstruidos. Una modalidad ejemplificativa del decodificador escalable híbrido incluye un decodificador MPEG-2, un decodificador H.26L modificado y un interpolador para el estrato de base. La salida del interpolador y del decodificador H.26L se suman para formar los cuadros HD reconstruidos. Para proporcionar la descomposición de dos estratos, la Figura 2 muestra el algoritmo para muestrear en forma descendente el bloque A 6x16 HD de entrada para obtener el bloque B11x9 del píxel del estrato de base. La cantidad de procesamiento mostrada en la Figura 2 será un poco grande, excepto que cada paso en e! diagrama se puede escribir como una transformación de matriz, para que sea posible implementar el procedimiento completo como una postmultiplicación por una matriz (D-,) para el muestreo descendente horizontal seguido por una pre-multiplicación por una matriz (D2) para el muestreo descendente vertical. En general, el muestreo descendente con base en transformación utilizado para crear los cuadros SD puede ser preferido, pero puede haber aplicaciones en donde se deba utilizar el filtrado FIR de dominio espacial de la modalidad alternativa para evitar defectos que pueden surgir a partir del tipo de transformación de filtrado y/o del muestreo descendente. Con referencia otra vez a la Figura 2, la primera parte del muestreo descendente opera en bloques 8x8. Para el estrato de base, un sub-grupo del sub-bloque 5x4, (o posiblemente el sub-bloque 5x4 completo) de coeficientes en la esquina superior izquierda de cada bloque de coeficiente 8x8 se extrae, como se muestra en la Figura 3. Los coeficientes restantes en el bloque 8x8, representados por el área gris de la Figura 3, son coeficientes del estrato de mejora. Al poner un grupo de coeficientes menor que el bloque superior izquierdo 5x4 dentro del estrato de base y luego completarlo a cero el 5x4, se logra el filtrado de paso bajo del estrato de base. En términos de una efectividad general de codificación del esquema de escalabilidad, al poner un número pequeño de coeficientes dentro del estrato de base sirve para dos propósitos. Primero, se pueden codificar más datos con el uso de una codificación del estrato de mejora H.26L más eficientemente. Segundo, el número más pequeño de coeficientes del estrato de base se puede codificar con mayor exactitud en el estrato de base para una velocidad de bits del estrato de base determinada, y por lo tanto no es necesario el refinamiento de estos coeficientes en el estrato de mejora. Esta es la clave para alcanzar el 90% de efectividad utilizada para computar los números de funcionamiento calculados ofrecidos en la Tabla 1. La selección de coeficientes para el estrato de base puede ser predeterminada o adaptable en modalidades alternativas. Las matrices de transformación de muestreo descendente (D-)) y (D2) dependen de los coeficientes que se utilicen en el estrato de base, de modo que si la selección es adaptable, se almacenan múltiples versiones de (D-,) y de (D2) o el procesamiento en la Figura 2 se lleva a cabo en dos etapas en lugar de una etapa. Para el procesamiento del estrato de base, el bloque B11x9 forma parte del cuadro SD. Este cuadro SD se codifica con ei uso de MPEG-2, y el cuadro reconstruido se almacena en una memoria intermedia de cuadro SD. La versión reconstruida de B11x9, denotada B'11x9, se interpola para formar un bloque 16x16 B'16x16. El algoritmo de interpolación se muestra en la Figura 4. Como en el caso del muestreo descendente, la interpolación se puede implementar con el uso de dos multiplicaciones de matriz. Primero, una pre-multiplicación por la matriz (D4) interpola en forma vertical, entonces una post-multiplicación por (D3) interpola en forma horizontal. El bloque B'15xi6 interpolado se resta de los datos originales para formar el bloque (Ei6xi6) del estrato de mejora. El bloque (E16x16) se codifica con el uso de una versión modificada de H.26L para la codificación del estrato de mejora. Las dos modificaciones hechas en H.26L para codificar el estrato de mejora incluyen: a) Se utiliza un paso adicional de filtrado en la unidad de compensación de movimiento. Después de que se lleva a cabo la interpolación sub-plxel, el contenido de baja frecuencia se retira de la predicción. El proceso utilizado para llevar a cabo esta tarea se ilustra en la Figura 5. Se puede implementar como una pre-multiplicación por una matriz (D5) y una post-multiplicación por una matriz (D6). Las matrices (D5) y (D6) dependen de los coeficientes que se codifiquen en el estrato de base, de modo que si la selección de los coeficientes del estrato de base en el codificador se lleva cabo en forma adaptable, entonces la selección se debe señalar al decodificador. Este parámetro puede cambiar solamente en el estrato de imagen, en cuyo caso el encabezado no será importante, b) Los coeficientes de transformación se exploran en un diferente orden de H.26L no escalable. El nuevo orden de exploración pone todos los coeficientes del estrato de base al principio, seguidos por los coeficientes del estrato de mejora. Además de las dos modificaciones hechas en el codificador H.26L, se hacen algunas restricciones en los modos de codificación. Primero, los modos de compensación de movimiento 4x4, 4x8 y 8x4 de H.26L no son permitidos en el estrato de mejora. Algunos experimentos han indicado que estos modos no son muy útiles en las resoluciones HD, de modo que esta restricción en el codificador no debe afectar la efectividad de codificación La segunda restricción es que solamente se utiliza para la luma la transformación 8x8, que es parte de la característica de transformación en bloque adaptable de H.26L. Con referencia otra vez a la Figura 1, los pixeles del estrato de mejora se reconstruyen y se suman con los pixeles del estrato de base reconstruidos, interpolados para formar los cuadros HD reconstruidos. Los cuadros HD reconstruidos se utilizan como los cuadros de referencia para la codificación de futuros datos del estrato de mejora. Al entrelazar las corrientes de bits en el disco se puede lograr con una de dos alternativas para almacenar dos estratos en el disco. Estas son: 1) El uso de la característica de múltiples ángulos/ramificación sin interrupción del DVD. La corriente de base será almacenada como ángulo uno, y el estrato de mejora como otros ángulos. Solamente el ángulo uno puede reproducirse por un reproductor DVD convencional. La norma DVD actual especifica restricciones para múltiples ángulos y la ramificación sin interrupción (por ejemplo, máximos sectores saltados, mínimos sectores de memoria intermedia)que cuando se alcanzan, deben asegurar una reproducción sin interrupción. 2) El uso de otras ID de corriente para el estrato de mejora. Debido a que el DVD actual solamente utiliza la corriente ID OXEO para almacenar las corrientes de video, se pueden utilizar otras corrientes de video para almacenar el estrato de mejora. La presente invención ofrece la capacidad de decodificar dos corrientes de bits de un solo disco al mismo tiempo para obtener la versión HD, o para decodif ¡car una corriente de bits única para obtener la versión SD: Los proveedores de contenido pueden tener la opción de liberar dos discos separados para SD y HD en casos en donde necesiten cargar un adicional para la versión HD de una película. Los nuevos reproductores reproducirán un disco con una corriente H.26L no escalable, además de las corrientes escalables. Las modalidades de la presente invención pueden alentar a los creadores de contenido, a las tiendas de videos y a los consumidores a construir material HD antes de que los nuevos reproductores HD hayan alcanzado una cantidad instalada que justificaría su creación, venta y compra de discos solamente HD. De este modo, las modalidades preferidas del CODEC descrito incluyen dos características: i) un nuevo método para muestrear en forma descendente que pone los coeficientes de transformación de baja frecuencia en el estrato de base y los coeficientes de transformación de alta frecuencia en el estrato de mejora, con mayor flexibilidad en la proporción de conversión de velocidad de muestreo que los métodos previos; y ii) un método para reducir la velocidad de bits del estrato de base que no requiere el refinamiento de los coeficientes del estrato de base en el estrato de mejora. Estas y otras características y ventajas de la presente invención pueden alcanzarse fácilmente por las personas experimentadas en la técnica con base en las enseñanzas de la misma. Se debe entender que los principios de la presente invención se pueden implementar en diferentes formas de hardware, software, firmware o procesadores de propósitos especiales o combinaciones de los mismos. De preferencia, los principios de la presente invención se pueden implementar en una combinación de hardware y software. Además, el software puede implementarse como un programa de aplicación incorporado tangiblemente en una unidad de almacenamiento de programa. El programa de aplicación se puede cargar, ejecutar por una máquina que comprenda la arquitectura apropiada. La máquina se puede implementar en una plataforma de computadora con un hardware como una o más unidades de procesamiento central ("CPU"), una memoria de acceso aleatorio ("RAM"), e interfaces de salida y entrada ("l/O"). La plataforma de computadora también puede incluir un sistema operativo y un código de microinstrucciones. Los diferentes procesos y funciones descritos aquí pueden ser parte del código de microinstrucción o parte del programa de aplicación o una combinación de los mismos, los cuales se pueden ejecutar con una CPU. Además, se pueden conectar otras unidades periféricas con la plataforma de computadora como una unidad de almacenamiento de datos adicional y una unidad de impresión. También, se debe entender que debido a que algunos componentes y métodos del sistema ilustrados en los dibujos acompañantes de preferencia, se implementan en un software, las conexiones reales entre los componentes del sistema o los bloques de función del proceso pueden diferir dependiendo de la manera en que se programe la presente invención. Habiendo proporcionado los principios de la misma, las personas experimentadas en la técnica podrán contemplar estas y otras implemeníaciones o configuraciones similares de la presente invención sin apartarse del espíritu y alcance de la presente invención. Aunque se han descrito las modalidades ilustrativas con referencia a los dibujos acompañantes, se debe entender que la presente invención no está limitada a estas modalidades, y que se pueden efectuar varios cambios y modificaciones por las personas experimentadas en la técnica sin apartarse del alcance y espíritu de la presente invención. Todos los cambios y modificaciones tienen la intención de estar incluidos dentro del alcance de la presente invención, como se establece en las reivindicaciones anexas.

Claims

REIVINDICACIONES

1. Un codificador (100) para codificar datos de señal como una pluralidad de coeficientes de transformación en bloque para cada uno del estrato de base y del estrato de mejora, el cuadro está caracterizado porque comprende: una unidad de descomposición (110) de dos estratos para descomponer una secuencia original de datos de señal de alta definición en datos del estrato de base y datos del estrato de mejora; un codificador (112) de definición estándar acoplado con la unidad de descomposición para codificar los datos del estrato de base como una corriente de bits del estrato de base que incorpora una secuencia de datos de definición estándar; y un codificador (124) de alta definición acoplado con la unidad de descomposición y el codificador de definición estándar para codificar solamente la diferencia entre los datos de alta definición y los datos de definición estándar como una corriente de bits del estrato de mejora que incorpora una secuencia de datos de alta definición.

2. El codificador de conformidad con la reivindicación 1, caracterizado porque la unidad de descomposición comprende una unidad de muestreo descendente (610).

3. El codificador de conformidad con la reivindicación 1, caracterizado porque los datos de señal comprenden datos de píxel de video.

4. El codificador de conformidad con la reivindicación 1, caracterizado porque el codificador de definición estándar cumple con la norma MPEG-2.

5. El codificador de conformidad con la reivindicación 1, caracterizado porque el codificador de alta definición cumple con una norma H.26L modificada.

6. El codificador de conformidad con la reivindicación 1, caracterizado porque además comprende una memoria intermedia de cuadro de definición estándar en comunicación de señal con el codificador de definición estándar para mantener los datos del estrato de base reconstruidos.

7. El codificador de conformidad con la reivindicación 1, caracterizado porque una memoria intermedia de cuadro de alta definición en comunicación de señal con el codificador de alta definición para mantener los datos del estrato de mejora reconstruidos.

8. El codificador de conformidad con la reivindicación 1, caracterizado porque además comprende una unidad de interpolación acoplada entre el codificador de definición estándar y el codificador de alta definición para interpolar los datos de definición estándar en un formato correspondiente a los datos de alta definición.

9. Un codificador para codificar datos de señal como una pluralidad de coeficientes de transformación en bloque para cada uno del estrato de base y del estrato de mejora, el codificador está caracterizado porque comprende: un medio receptor para recibir una secuencia original de datos de señal de alta definición; un medio de descomposición para descomponer la secuencia original de datos de señal de alta definición en datos del estrato de base y datos del estrato de mejora; un medio de codificación del estrato de base para codificar los datos del estrato de base como una corriente de bits del estrato de base que incorpora la secuencia de datos de definición estándar; y un medio de codificación del estrato de mejora para codificar solamente la diferencia entre los datos de alta definición y los datos de definición estándar como una corriente de bits del estrato de mejora que incorpora una secuencia de datos de alta definición.

10. Un método para codificar datos de señal como una pluralidad de coeficientes de transformación en bloque para cada uno del estrato de base y del estrato de mejora, el método está caracterizado porque comprende: recibir (610, 611) una secuencia original de datos de señal de alta definición; descomponer (610, 611) la secuencia original de datos de señal de alta definición en datos del estrato de base y datos del estrato de mejora; codificar (612) los datos del estrato de base como una corriente de bits del estrato de base que incorpora una secuencia de datos de definición estándar; y codificar (624) solamente la diferencia entre los datos de alta definición y los datos de definición estándar como una corriente de bits del estrato de mejora que incorpora una secuencia de datos de alta definición.

11. Un disco de video digital con datos de señal caracterizado porque comprende una pluralidad de coeficientes de transformación en bloque para cada uno del estrato de base y del estrato de mejora, los coeficientes colectivamente indican una secuencia original de datos de seña! de alta definición, el estrato de base del disco de video digital tiene coeficientes que incorporan una secuencia de datos de definición estándar y el estrato de mejora del disco de video digital tiene coeficientes que incorporan una diferencia entre la secuencia de datos de alta definición y la secuencia de datos de definición estándar.

12. El disco de video digital de conformidad con la reivindicación 11, caracterizado porque los coeficientes del estrato de base se pueden leer con un reproductor de disco de video de láser rojo.

13. El disco de video digital de conformidad con la reivindicación 12, caracterizado porque los coeficientes del estrato de mejora se pueden leer con un reproductor de disco de video de láser rojo.

14. El disco de video digital de conformidad con la reivindicación 11, caracterizado porque los coeficientes del estrato de base se codifican con un código MPEG-2.

15. El disco de video digital de conformidad con la reivindicación 14, caracterizado porque los coeficientes del estrato de mejora se codifican con un código H.26L modificado.

16. El disco de video digital de conformidad con la reivindicación 11, caracterizado porque el estrato de mejora se entrelaza con el uso de una característica de múltiples ángulos/ramificación sin interrupción del DVD.

17. El disco de video digital de conformidad con la reivindicación 11, caracterizado porque el estrato de mejora se entrelaza con el uso de un número de identificación de corriente para el estrato de mejora diferente a OxEO.