KR980012639A - 초박 적층형 게이트 유전체 구조물 - Google Patents

초박 적층형 게이트 유전체 구조물 Download PDF

Info

Publication number
KR980012639A
KR980012639A KR1019970031116A KR19970031116A KR980012639A KR 980012639 A KR980012639 A KR 980012639A KR 1019970031116 A KR1019970031116 A KR 1019970031116A KR 19970031116 A KR19970031116 A KR 19970031116A KR 980012639 A KR980012639 A KR 980012639A
Authority
KR
South Korea
Prior art keywords
containing layer
layer
oxygen
oxy
nitride layer
Prior art date
Application number
KR1019970031116A
Other languages
English (en)
Inventor
마이클 에프 파스
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 비. 켐플러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 비. 켐플러
Publication of KR980012639A publication Critical patent/KR980012639A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8126Thin film MESFET's
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41733Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명의 실시예는 게이트 구조물(구조물 114) 및 반도체 기판(기판 110) 사이에 위치한 게이트 유전체(층112)를 포함하는 트랜지스터를 형성하는 방법에 관란 것으로, 이 방법은 질소 함유층(층 118)을 기판 상에 성장시키는 단계(단계 206): 제1산소 함유층(층 116)을 제1 질소 함유층 상에 증착시키는 단계(단계 208), 및 기판 및 제1 질소 함유층 사이에 제2 산소 함유층(층 120)을 성장시키는 단계(단계 210)를 포함하며: 질소 함유층의 성장 단계, 제1 산소 함유층의 증착 단계, 및 제2 산소 함유층의 성장 단계는 모두 단일 처리실에서 행해진다. 질소 함유층은 N2O로 구성되고, 제1 산소 함유층은 DCS/N2O로 구성되며 : 제2 산소 함유층은 SiO2로 구성되는 것이 바람직하다. 제2 산소 함유 성장 단계는 질소 함유층의 성장 단계 및 제1 산소 함유층의 증착 단계 후에 행해지는 것이 바람직하다.

Description

초박 적층형 게이트 유전체 구조물
본 발명은 반도체 디바이스 및 디바이스 제조에 관한 것으로, 특히, 초박 적층형 게이트 유전체(ultra-thin stacked gate dielectric)에 관한 것이다. 최근, 전력을 보다 적게 소모하면서 고속 디바이스를 제조함에 부가하여 반도체 디바이스를 축소시키기 위한 요구가 점차 커지고 있다. 트랜지스처의 크기를 감소시키기 위한 한 가지 수단으로는 트랜지스터의 게이트 길이를 줄이는 것을 들 수 있다. 하지만, 이는, 채널 길이가 게이트 길이에 직접적으로 관련되기 때문에 문제가 될 수 있다. 따라서, 게이트 길이가 줄어듬에 따라 채널 길이는 그만큼 줄어들고, 채널 길이가 감소됨에 따라 디바이스는 채널 양단의 회로들을 더욱 단락시킬 수 있게 된다. 저 전압 전원을 사용하고 트랜지스터에 의해 전력 소비를 줄이기 위하여, 게이트 구조물의 전기 저항의 감소에 있어서 여러 가지로 시도되어 왔다. 이러한 방법에는 도전성을 더욱 크게 하기 위해 다결정 실리콘 게이트 구조물의 붕소 도핑이 포함된다. 하지만, 게이트 구조물의 붕소 도핑은 하부에 놓인 채널 영역에 손상 을 야기시킬 수 있다. 더욱 구체적으로, 게이트 산화물이 더욱 얇아지고 채널 길이가 더욱 짧아지게 되면,채널 영역으로의 임의의 붕소 주입(penetration)은 채널 영역의 단락 회로화를 유발할 수 있다. 따라서, 본 발명의 목적은 디바이스의 성능을 저하시키지 않고 기판으로부터 게이트 구조물을 적절하게 분리시키게 될 게이트 절연체를 제공하는 것이다. 또한, 본 발명의 목적은 게이트 구조물의 도전성을 더욱 높이는데 사용되는 도핑제(dopant)가 채널 영역으로 주입되는 것을 금지시키게 될 게이트 절연체를 제공하는 것이다.
본 발명의 실시예는 게이트 구조물 및 반도체 기판 간에 위치한 게이트 유전체를 포함하는 트랜지스터를 형성하는 방법으로서, 이 방법은 기판 상에 질소 함유층을 성장시키는 단계: 제1 질소 함유층 상에 제1 산소 함유층을 증착시키는 단계: 및 기판 및 제1질소 함유층 사이에 제2 산소 함유층을 증착시키는 단계를 포함하며, 질소 함유층을 성장시키는 단계, 제1 산소 함유층을 증착시키는 단계, 및 제2 산소 함유층을 성장시키는 단계는 모두 단일 처리실에서 행해진다. 바람직하기로는, 질소 함유층은 N2O로 구성되며: 제1 산소 함유층은 DCS/N2O로 구성되고: 제2 산소 함유층은 SiO2로 구성된다. 제2 산소 함유층의 성장 단계는 질소 함유 층의 성장 단계 및 제1 산소 함유층의 증착 단계 후에 행해지는 것이 바람직하다. 본 발명의 다른 실시예는 게이트 구조물 및 반도체 기판 간에 위치한 게이트 유전체의 결함 밀도를 감소 시키는 방법으로서, 그 방법은 기판 상에 제1 옥시-니트라이드(oxy-nitride) 층을 성장시키는 단계: 제1 옥시-니트라이드 층 상에 제2 옥시-니트라이드 층을 증착하는 단계 ; 및 기판 및 제1 옥시-니트라이드 층 간 에 산소 함유층을 성장시키는 단계를 포함하며, 게이트 유전체는 제1 옥시-니트라이드 층, 제2 옥시-니트라이드 층, 및 산소 함유층으로 구성되고, 제1 옥시-니트라이드 층을 성장시키는 단계, 제2 옥시-니트라이드 층을 증착시키는 단계, 및 산소 함유층을 성장시키는 단계는 모두 게이트 유전체의 결함 밀도를 감소시키도록 단일 처리실에서 행해진다. 제1 옥시-니트라이드 층은 N2O로 구성되며: 제2 옥시-니트라이드 층은 DCS/N2O로 구성되고. 산소 함유층은 SiO2로 구성되는 것이 바람직하다. 산소 함유층의 성장 단계는 제1 옥시-니트 라이드층의 성장 단계 및 제2 옥시-니트라이드 층의 증착 단계 후에 행해지는 것이 바람직하다. 도전성 게이트 구조물(114)의 붕소 도핑시 기판으로의 붕소 주입의 범위를 감소시키기 위해 옥시-니트라이드 층이 장벽으로서 작용하기 때문에 보다 작은 외형을 갖는 트랜지스터에 있어서 산화물 및 옥시-니트라이드 층은 중요하다.
도1은 본 발명의 일 실시예의 방법을 이용하여 제조된 디바이스의 단면도,
도2는 본 발명의 일 실시예의 방법을 예시한 흐름도.
*도면의 주요 부분에 대한 부호의 설명
110 : 반도체 기판
112 : 게이트 유전체
116 : 제1 산소 함유층
118 : 질소 함유층
120 :제2 산소 함유층
도1은 본 발명의 일 실시예의 방법을 이용하여 제조된 디바이스의 부분의 단면도이다. 게이트 구조물(107)은 반도체 기판(110)을 아래에 놓고서 형성된다. 게이트 구조물(108)은 (다결정 실리된 또는 도핑된 다결정 실리콘-붕소로 도정되는 것이 양호함-으로 구성되는 것이 바람직한) 도전성 게이트 구조물(114) 및 게이트 절연체(112)를 포함한다. 양호하게는, 도전성 게이트 구조물(114)의 두께는 대략 3700이고, 게이트 절연체(112)의 두께는 약 5 내지 100이다(더욱 바람직하기로는, 0.18m의 게이트 길이를 갖는 트랜지스터에 대해 5내지 45 두께, 0.25m의 게이트 길이를 갖는 트랜지스터에 대해 45 내지 60 두께, 0.35m의 게이트 길이를 갖는 트랜지스터에 대해 60 내지 80 두께, 또는 0.5m의 게이트 길이를 갖는 트랜지스터에 대해 50 내지 100두께이다). 본 발명의 일 실시예에 있어서, 게이트 절연테(112)는 산화물 층[(120). 바람직하기로는. 0.18n1의게이트 길이를 갖는 트랜지스터에 대해 5 두께의 SiO2층], 열적으로 성장된 옥시-니트라이드 층[(118), 바람직하기로는, 0.18m의 게이트 길이를 갖는 트랜지스터에 대해 15 두께의 N2O층], 및 증착된 산화물 층(바람 직하기로는, 0.18m의 게이트 길이를 갖는 트랜지스터에 대해 약 18두께의 DCS/N2O 증착층)으로 구성된다.도전성 게이트 구조물(114)의 붕소 도핑시 기판으로의 붕소 주입의 범위를 감소시키기 위해 옥시-니트라이드 층이 장벽으로서 작용하기 때문에, 보다 작은 외형을 갖는 트랜지스터에서 산화물 및 옥시-니트라이드 층은 중요하다. 붕소 주입에 관하여 충분한 장벽을 제공하기 위하여, 적어도 하나의 유전층이 질소의 적어도 1 원자 %로 구성되는 것이 바람직하다. 부가적으로, (산화물 층이 없는 디바이스와는 반대로) 하부에 놓인 산화물 층을 갖는 디바이스 성능(특히, 전자 이동도 및 Qss)이 향상되기 때문에 하단 대부분 옥시-니트라이드 층 및 반도체 기판 사이에 적어도 박박 산화물 층(양호하께는, SiO2)을 갖는 것은 중요하다. 유전체 층(118 및 116)에서의 문제점은 고려하지 않을 경우 디바이스의 저하를 유발할 수 있는 마이크로 포어(mlcropores: 122)를 갖는다는 것이다. 특히, 마이크로포어(122)가 유전체 층의 상표면으로부터 유전체 층의 하단 대부분의 표면까지 확장되고 하부에 놓인 산화물 층이 없을 경우, 직류 경로는 도전성 게이트 구조물(114)로부터 반도체 기판(110)까지로 설정되어 디바이스를 열화시키게 된다. 이러한 문제점을 설명하기 위하여, 본 발명의 구조물은 두(또는 그 이상) 상이한 유전체 층 및 하부에 놓인 산화물 층으로 구성되어 있다. 상이한 유전체 층들은 사용되어, 상단 대부분의 유전체 층으로부터 하단 대부분의 유전체 층의 하단면까지 마이크로포어의 확장되는 기회가 크게 줄어 들게 된다. 도2는 본 발명의 일 실시예의 방법을 예시한 흐름도이다. 단계(202)에서, 반도체 웨이퍼(117)가 세척된다. 이는 웨이퍼 세척 처리 공정에서 최종 단계로서 웨이퍼를 0.49% HF 용액 또는 1% HF 용액에 둠으로써 행 해지는 것이 바람직하다. 그 다음에, 웨이퍼를 증착/산화실에 적재하는 단계로 이어진다(단계 204). 단계 (206)에서, 옥시-니트라이드 층(118)이 형성된다. 옥시-니트라이드 층(117)이 열 성장된 N2O 산화물 층인 것은 바람직하다. 단계(206)는 약 5 내지 750 Torr의 압력에서 850∼1000℃의 10초 내지 3분간 옥시-니트라이드 층을 성장시키는 단계로 되어 있는 것이 바람직하다. 단계(208)에서, DCS/N2O산화물 층(116)은 25 ∼ 400 Torr의 압력에서 약 10초 내지 3분간 700∼900℃에서 증착된다. 그 다음, 단계(210)에서 산화물 층(120)은 열 성장된다. 이는, 웨이퍼를 약 760 Torr의 압력에서 약 10초 내지 3분간 약 850 내지 1700℃의 산소 함유 분위기에 둠으로써 행해지는 것이 바람직하다. 최종적으로, 위의 처리실에서부터 웨이퍼가 제거되고, 후속 처리는 표준 반도체 처리 기술을 사용하여 행해진다. 본 발명의 특정 실시예에 관하여 설명하였으나, 이는 본 발명의 범위를 제한하지는 않는다. 본 발명의 여러 가지 실시예는 명세서의 방법론 면에서 당업자에 의해 명백해질 것이다. 본 발명의 범위는 수반되는 특허 청구의 범위에 의해서만이 제한된다.
따라서, 본 발명은 디바이스의 성능을 저하시키지 않고 기판으로부터 게이트 구조물을 적절게 분리시키게 될 게이트 절연체를 제공하며, 게이트 구조물의 도전성을 더욱 높이는데 사용되는 도핑제가 채널 영역으로 주입되는 것을 금지시키는 게이트 절연체를 제공한다.

Claims (10)

  1. 게이트 구조물과 반도체 기판 사이에 위취한 게이트 유전체(gate dielectric)를 포함하는 트랜지스터를 형성하는 방법에 있어서, 질소 함유층을 상기 기판 상에 성장시키는 단계 : 제1 산소 함유층을 상기 제1 질소 함유층 상에 증착시키는 단계 및 상기 기판과 상기 제1 질소 함유층 사이에 제2 산소 함유층을 성장시키는 단계를 포함하며 ; 상기 질소 함유층의 상기 성장 단계, 상기 제1 산소 함유층의 상기 증착 단계, 및 상기 제 2 산소 함유층의 상기 성장 단계는 모두 단일 처리실(precessing chamber)에서 행해지는 것을 특징으로 하는 방법 .
  2. 제1항에 있어서, 상기 질소 함유층은 N2O로 구성되는 것을 특징으로 하는 방법
  3. 제1항에 있어서, 상기 제1 산소 함유층은 DOC/N2O로 구성되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서. 상기 제2 산소 함유층은 SiO2로 구성되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 제2 산소 함유층의 상기 성장 단계는 상기 질소 함유층의 상기 성장 단계 및 상기 제1 산소 함유층의 상기 증착 단계 이후에 행해지는 것을 특징으로 하는 방법.
  6. 게이트 구조물과 반도체 기판 사이에 위치한 게이트 유전체의 결함 밀도를 감소시키는 방법에 있어서, 제1 옥시-니트라이드(oxy-nitride) 층을 상기 기판 상에 성장시키는 단계 : 제2옥시-니트라이드 층을 상기 제 1 옥시-니트라이드 층 상에 증착시키는 단계 : 및 상기 기판과 상기 제1 옥시-니트라이드 층 사이에 산소 함 유층을 성장시키는 단계를 포함하며 : 상기 게이트 유전체는 상기 제1 옥시-니트라이드 층, 상기 제2 옥시-니 트라이드 층 : 및 상기 산소 함유층으로 구성되어 있으며, 상기 제1 옥시-니트라이드 층의 상기 성장 단계, 상기 제2 옥시-니트라이드 층의 상기 증착 단계, 및 상기 산소 함유층의 상기 성장 단계는 모두 상기 게이트 유전체의 상기 결함 밀도를 감소시키도록 단일 처리실에서 행해지는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 제1 옥시-니트라이드 층은 N2O부로 구성되는 것을 특징으로 하는 방법.
  8. 제6항에 있어서. 상기 제2 옥시-니트라이드 층은 DCS/N2O로 구성되는 것을 특징으로 하는 방법.
  9. 제6항에 있어서, 상기 산소 함유층은 SiO2로 구성되는 것을 특징으로 하는 방법
  10. 제6항에 있어서. 상기 산소 함유층의 상기 성장 단계는 상기 제1 옥시-니트라이드 층의 상기 성장 단계 및 상기 제2 옥시-니트라이드 층의 상기 증착 단계 이후에 행해지는 것을 특징으로 하는 방법.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970031116A 1996-07-29 1997-07-04 초박 적층형 게이트 유전체 구조물 KR980012639A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US2208396P 1996-07-29 1996-07-29
US60/022083 1996-07-29

Publications (1)

Publication Number Publication Date
KR980012639A true KR980012639A (ko) 1998-04-30

Family

ID=21807733

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970031116A KR980012639A (ko) 1996-07-29 1997-07-04 초박 적층형 게이트 유전체 구조물

Country Status (4)

Country Link
EP (1) EP0825640A3 (ko)
JP (1) JPH1074944A (ko)
KR (1) KR980012639A (ko)
SG (1) SG55355A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7557020B2 (en) * 2004-09-22 2009-07-07 Samsung Mobile Display Co., Ltd. Method for fabricating thin film transistor using metal catalyst layer

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413881B1 (en) * 2000-03-09 2002-07-02 Lsi Logic Corporation Process for forming thin gate oxide with enhanced reliability by nitridation of upper surface of gate of oxide to form barrier of nitrogen atoms in upper surface region of gate oxide, and resulting product
JP4507232B2 (ja) * 2003-03-24 2010-07-21 ローム株式会社 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258333A (en) * 1992-08-18 1993-11-02 Intel Corporation Composite dielectric for a semiconductor device and method of fabrication
DE69405438T2 (de) * 1993-03-24 1998-04-02 At & T Corp Verfahren zur Bildung dielektrischer Oxynitridschichten bei der Herstellung integrierter Schaltungen
DE4419762A1 (de) * 1993-10-12 1995-04-20 Hewlett Packard Co Bauelement mit aufgewachsenem und abgeschiedenem Zwei-Film-Gate-Oxid und Verfahren zu dessen Herstellung
US5591681A (en) * 1994-06-03 1997-01-07 Advanced Micro Devices, Inc. Method for achieving a highly reliable oxide film

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7557020B2 (en) * 2004-09-22 2009-07-07 Samsung Mobile Display Co., Ltd. Method for fabricating thin film transistor using metal catalyst layer

Also Published As

Publication number Publication date
SG55355A1 (en) 1998-12-21
EP0825640A2 (en) 1998-02-25
JPH1074944A (ja) 1998-03-17
EP0825640A3 (en) 1998-06-17

Similar Documents

Publication Publication Date Title
US6136654A (en) Method of forming thin silicon nitride or silicon oxynitride gate dielectrics
US6743681B2 (en) Methods of Fabricating Gate and Storage Dielectric Stacks having Silicon-Rich-Nitride
US6579767B2 (en) Method for forming aluminum oxide as a gate dielectric
US6759302B1 (en) Method of generating multiple oxides by plasma nitridation on oxide
KR100282413B1 (ko) 아산화질소 가스를 이용한 박막 형성 방법
US6323143B1 (en) Method for making silicon nitride-oxide ultra-thin gate insulating layers for submicrometer field effect transistors
US7671426B2 (en) Metal insulator semiconductor transistor using a gate insulator including a high dielectric constant film
US20070161214A1 (en) High k gate stack on III-V compound semiconductors
US20060175673A1 (en) System and device including a barrier layer
US20030109114A1 (en) Method for forming insulative film, a semiconductor device and method for manufacturing the same
US20050167727A1 (en) Capacitors, methods of forming capacitors, and methods of forming capacitor dielectric layers
US6197647B1 (en) Method of forming ultra-thin oxides with low temperature oxidation
JP2003516633A (ja) アンモニア中でのアニールを利用して超薄ゲート絶縁体を確立する方法
US6855994B1 (en) Multiple-thickness gate oxide formed by oxygen implantation
US6864149B2 (en) SOI chip with mesa isolation and recess resistant regions
US7601606B2 (en) Method for reducing the trap density in a semiconductor wafer
US6225169B1 (en) High density plasma nitridation as diffusion barrier and interface defect densities reduction for gate dielectric
KR980012639A (ko) 초박 적층형 게이트 유전체 구조물
US6323114B1 (en) Stacked/composite gate dielectric which incorporates nitrogen at an interface
Han et al. Formation of high quality ultrathin oxide/nitride (ON) stacked capacitors by in situ multiple rapid thermal processing [DRAM cells]
KR100543209B1 (ko) Sonos 구조를 갖는 트랜지스터 제조 방법
US20020187651A1 (en) Method for making a semiconductor device
KR100344250B1 (ko) 캐패시터를제조하는방법
KR20010058614A (ko) 이중구조 게이트산화막 형성방법
CN100565912C (zh) 高k介电膜

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination