KR980012523A

KR980012523A - 캐패시터 제조방법

Info

Publication number: KR980012523A
Application number: KR1019960031169A
Authority: KR
Inventors: 임헌영
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-29
Filing date: 1996-07-29
Publication date: 1998-04-30

Abstract

반도체 기판 상에서 셀 캐패시터 용량을 증대할 목적으로 캐패시터의 면적을 넓히면서 단차가 적게 해주는 캐패시터 제조방법을 개시한다. 첫 번째 스토리지 노드(1'st storage node)용 폴리 실리콘 증착 후 식각 마스크용 100∼300 얇은 질화막 증착(thin nitride deposition)시키는 단계; 얇은 질화막(thin nitride)을 캐패시터 면적을 증가시키기 위해 식각하는 단계; 및 얇은 질화막을 식각 스토퍼(etch stopper)로 스토리지 폴리(storage poly)를 식각하기 위해 콘택 크기(contact size)로 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조방법을 제공하는 것이다. 따라서, 본 발명에 의하면 공정이 단순하면서 낮은 단차를 유지하고 면적을 증가시켜 대용량의 캐패시터를 얻을 수 있다.

Description

캐패시터 제조방법

본 발명은 메모리 장치에서의 캐패시터 형성방법에 관한 것으로서, 특히 면적을 증가시켜 대용량의 캐패시터를 얻을수 있는 캐패시터 제조 방법에 관한 것이다.

반도체 장치중 디램(DRAM)의 셀(cell) 구성요소인 캐패시터와 트랜지스터를 제조함에 있어서 고집적화를 실현하기 위해서는 셀내에 α선에 의한 소프트 에러(soft error) 및 잡음에 대한 충분한 마진(margin)을 확보할 수 있도록 제한된 면적내에 충분한 용량의 캐패시터를 확보함이 필수적이다. 일반적으로 대용량의 캐패시터를 확보하기 위해서는 유전율이 높은 강유전체를 사용하는 방법, 낮은 박막의 질화막(nitride)를 사용하는 방법, 넓은 면적의 캐패시터를 만드는 방법 등이 있다. 그러나 현재 유전체로 사용하는 질화막보다 유전율이 높은 물질이 아직 상용화되지 못하고 있고, 두께의 경우 부서지는(broken) 문제가 있기 때문에 더 이상 박막 두께를 낮출 수 없는 한계에 와 있다. 그러므로 현재 일반적으로 대용량의 캐패시터를 얻기 위해 사용하는 방법은 면적을 넓히는 방법을 사용하고 있다. 종래의 캐패시터를 넓히기 위한 여러 가지 기술이 있지만 공정이 복잡하고 단차가 큰 문제점이 발생한다는 단점이 있다.

본 발명이 이루고자 하는 기술적 과제는, 공정이 단순하면서 낮은 단차를 유지하고, 면적을 증가시켜 대용량의 캐패시터를 제조하는 방법을 제공하는 것이다.

제1도 내지 제11도는 본 발명에 의한 반도체 장치의 대용량 캐패시터 형성 방법에 관한 공정 순서도이다.

제12도는 본 발명에 의한 캐패시터 형성 공정을 실시한 후 최종 완성된 모습의 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : HTO 3 : 질화막

4 : Poly-Si(스토리지 노동용) 7 : poly-Si

10 : ONO

상기 과제를 달성하기 위해서 본 발명은, 첫 번째 스토리지 노드(1'st storage node)용 폴리 실리콘 증착 후 식각 마스크용 100∼300 얇은 질화막 증착(thin nitride deopsition)시키는 단계; 얇은 질화막(thin nitride)을 캐패시터 면적을 증가시키기 위해 식각하는 단계; 및 얇은 질화막을 식각 스토퍼(etch stopper)로 스토리지 폴리(storage poly)를 식각하기 위해 콘택 크기(contact size)로 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법을 제공하는 것이다.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.

콘택 형성전까지는 종래 기술과 동일하게 공정을 진행한 후 도 1과 같이 콘택 형성전에 언더 컷(under cut)용 HTO(1)를 증착한 후 콘택부분(2)을 형성한 후 콘택 사이드웰 스페이서(contact sidewall spacer)용 질화막(3)을 증착시킨후의 단면도이다.

도 2는 도 1의 공정을 후에 스토리지 노드(storage node)용 폴리 실리콘(4)을 3000∼4000 증착한 후의 단면도이다.

도 3은 도 2의 공정을 실시한 후에 폴리 실리콘 식각 마스크용 질화막(5)을 200∼300 증착한 후의 단면도이다.

도 4는 질화막(5)을 식각하기 위한 PR(6)을 코팅한 후 콘택 크기보다 약간 크게 패턴닝한 후의 단면도이다.

도 5는 도 4의 공정후 건식 시각(dry etch)법으로 질화막(5)을 식각한 후의 단면도이다.

도 6은 도 5의 공정을 실시한 후 폴리 실리콘(7)을 1500∼2000 두께로 증착한 후의 단면도이다.

도 7은 폴리실리콘(7)을 식각하기 위해 PR(8)을 코팅한 다음 콘택 부분(2)과 동일한 위치 및 동일한 크기로 패턴닝을하여 미스 얼라인(miss-align)을 방지하도록 해준다.

도 8은 건식식각 방법으로 폴리실리콘(7)을 식각한 후의 단면도이다.

도 9는 폴리 실리콘에 대하여 선택비가 우수한 인산을 사용하여 질화막(5)을 식각한 후의 단면도이다.

도 10은 최종 스토리지 노드 패턴(storage node pattern)을 형성하기 위하여 PR(9)코팅을 하고 패턴닝을 실시한 후의 단면도이다.

도 11은 도 10의 공정을 실시한 후 건식식각법으로 폴리실리콘을 식각하고 BOE를 이용하여 HTO를 언더 컷(under cut)공정을 실시한 후의 최종 스토리지 노드(storage node)가 형성된 모습의 단면도이다.

도 12는 도 11에 캐패시터 유전체로 ONO(10)를 형성하고 캐패시터의 상부전극(11)을 형성하면 캐패시터의 하부전극은 (12) 부분이 된다.

이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

이상 설명한 바와 같이 본 발명에 의해 캐패시터를 제작하면 종래 기술에 비하여 단차를 2㎛이상 줄이면서 넓은 면적의 대용량 캐패시터를 제작할 수 있으므로 고집적 반도체 메모리 장치의 제조 방법에 매우 유용하게 적용할 수 있다.

Claims

첫 번째 스토리지 노드(1'st storage node)용 폴리 실리콘 증착 후 식각 마스크용 100∼300 얇은 질화막 증착(thin nitide deposition)시키는 단계; 얇은 질화막(thin nitride)을 캐패시터 면적을 증가시키기 위해 식각하는 단계; 및 얇은 질화막을 식각 스토퍼(etch stopper)로 스토리지 폴리(storage poly)를 식각하기 위해 콘택 크기 (contact size)로 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 제조 방법을 제공하는 것이다.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.