KR980012091A - 반도체 장치의 폴리사이드 형성방법 - Google Patents
반도체 장치의 폴리사이드 형성방법 Download PDFInfo
- Publication number
- KR980012091A KR980012091A KR1019960029357A KR19960029357A KR980012091A KR 980012091 A KR980012091 A KR 980012091A KR 1019960029357 A KR1019960029357 A KR 1019960029357A KR 19960029357 A KR19960029357 A KR 19960029357A KR 980012091 A KR980012091 A KR 980012091A
- Authority
- KR
- South Korea
- Prior art keywords
- tungsten silicide
- photoresist pattern
- film
- forming
- polysilicon film
- Prior art date
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
반도체 장치의 폴리사이드 형성방법에 관하여 개시한다. 본 발명은 반도체 기판 상에 폴리실리콘막과 텅스텐 실리사이드막을 형성하는 단계와, 상기 텅스텐 실리사이드막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 텅스텐 실리사이드와 상기 포토레지스트 패턴과의 선택비는 2:1 이하로, 상기 텅스텐 실리사이드와 폴리실리콘막과의 선택비는 1.5:1 이하의 조건으로 상기 텅스텐 실리사이드막을 상기 포토레지스트 패턴을 마스크로 이방성 식각하는 단계와, 상기 폴리실리콘막과 포토레지스트 패턴의 선택비가 2:1 이하의 조건으로 상기 포토레지스트 패턴을 마스크로 상기 폴리실리콘막을 이방성 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 폴리사이드 형성방법을 제공한다. 본 발명의 반도체 장치의 폴리사이드 형성방법은 고밀도 플라즈마 장치를 이용하여 폴리실리콘막과 텅스텐 실리사이드의 식각율을 비슷하게 조절함으로써 스컴이 발생시키지 않게 할 수 있다.
Description
본 발명은 반도체 장치의 폴리사이드 형성방법에 관한 것으로, 특히 스컴(scum)을 발생시키지 않는 반도체 장치의 폴리사이드 형성방법에 관한 것이다.
일반적으로, 반도체 장치에 있어서 게이트 전극으로써 폴리사이드 구조를 사용한다. 폴리사이드 구조는 폴리실리콘 상에 실리사이드, 예컨대 텅스텐 실리사이드가 적층된 구조이다. 상기 폴리사이드 구조의 게이트 전극은 반도체 기판 상에 폴리실리콘막 및 텅스텐 실리사이드를 형성한 후 이들을 식각하여 제조한다.
이를 구체적으로 살펴보면, 반도체 기판 상에 폴리실리콘막과 텅스텐 실리사이드막을 형성한다. 이어서, 상기 텅스텐 실리사이드막 상에 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴을 마스크로 상기 텅스텐 실리사이드를 과도식각한다. 상기 과도식각은 고집적화된 반도체 장치의 단차 문제가 있어 남는 포토레지스트 찌거기, 즉 스컴(scum)이 있기 때문이다. 상기 텅스텐 실리사이드의 식각은 Cl2/SF6를 사용하여 과도식각한다. 그런데, 상기 Cl2/SF6를 이용하여 텅스텐 실리사이드막을 식각할 때, 폴리실리콘막의 식각율이 텅스텐 실리사이드의 두배이어서 과도식각시에 폴리실리콘막이 많이 식각되고, 포토레지스트 패턴이 뭉게져 임계크기가 커지는 문제가 발생한다.
따라서, 본 발명의 목적은 상술한 문제를 해결할 수 있는 반도체 장치의 폴리사이드 형성방법에 관한 것이다.
제1도 내지 제4도는 본 발명에 의한 반도체 장치의 폴리사이드 형성방법을 도시한 단면도들이다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 폴리실리콘막과 텅스텐 실리사이드막을 형성하는 단계와, 상기 텅스텐 실리사이드막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 텅스텐 실리사이드와 상기 포토레지스트 패턴과의 선택비는 2:1 이하로, 상기 텅스텐 실리사이드와 폴리실리콘막과의 선택비는 1.5:1 이하의 조건으로 상기 텅스텐 실리사이드막을 상기 포토레지스트 패턴을 마스크로 이방성 식각하는 단계와, 상기 폴리실리콘막과 포토레지스트 패턴의 선택비가 2:1 이하의 조건으로 상기 포토레지스트 패턴을 마스크로 상기 폴리실리콘막을 이방성 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 폴리사이드 형성방법을 제공한다.
본 발명의 반도체 장치의 폴리사이드 형성방법은 고밀도 플라즈마 장치를 이용하여 폴리실리콘막과 텅스텐 실리사이드의 식각을 비슷하게 조절함으로써 스컴이 발생시키지 않게 할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 4는 본 발명에 의한 반도체 장치의 폴리사이드 형성방법을 도시한 단면도들이다.
도 1에서, 반도체 기판(1) 상에 폴리실리콘막(3)과 텅스텐 실리사이드막(5)을 형성한다. 이어서, 상기 텅스텐 실리사이드막(5) 상에 포토레지스트막을 형성한 후 패터닝하여 포토레지스트 패턴(7)을 형성한다. 이때, 상기 폴리실리콘막(3) 표면의 굴곡으로 인하여 폴리실리콘막(3)의 오목부에도 포토레지스트 패턴(7)이 형성된다.
도 2에서, 상기 포토레지스트 패턴(7)을 마스크로 상기 텅스텐 실리사이드막(5)을 이방성 식각하여 텅스텐 실리사이드막 패턴(5a)을 형성한다. 이때, 사용되는 장비는 고밀도 플라즈마 장치를 이용하며, 상기 고밀도 플라즈마 장치에 이용되는 식각가스는 Cl2/N2가스를 이용하며, 텅스텐 실리사이드(5)와 포토레지스트 패턴(7)과의 선택비는 2:1이하로 조절하고, 텅스텐 실리사이드(5)와 폴리실리콘막(3)과의 선택비는 1.5:1 이하로 조절한다.
도 3에서, 상기 포토레지스트 패턴(7)을 마스크로 상기 폴리실리콘막(3)을 이방성 식각하여 폴리실리콘막 패턴(3a)을 형성한다. 이때 사용되는 장비는 고밀도 플라즈마 장치를 이용하며, 상기 고밀도 플라즈마 장치에 이용되는 식각가스는 Cl2/O2가스를 사용하며, 폴리실리콘막(3)과 포토레지스트 패턴(7)의 선택비가 2:1 이하로 조절한다.
도 4에서, 상기 포토레지스트 패턴(7)을 에싱 및 황산 스트립하여 포토레지스트 패턴(7)을 제거한 후 식각시 발생한 폴리머를 제거하기 위하여 세정함으로써 폴리실리콘막 패턴(3a)과 텅스텐 실리사이드막 패턴(5a)으로 구성된 폴리사이드 구조를 완성한다.
이상, 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 당업자의 통상적인 지식의 범위에서 그 변형이나 개량이 가능하다.
상술한 바와 같은 본 발명의 반도체 장치의 폴리사이드 형성방법은 고밀도 플라즈마 장치를 이용하여 폴리실리콘막과 텅스텐 실리사이드의 식각율을 비슷하게 조절함으로써 스컴이 발생시키지 않게 할 수 있다.
Claims (1)
- 반도체 기판 상에 폴리실리콘막과 텅스텐 실리사이드막을 형성하는 단계; 상기 텅스텐 실리사이드막 상에 포토레지스트 패턴을 형성하는 단계; 상기 텅스텐 실리사이드와 상기 포토레지스트 패턴과의 선택비는 2:1 이하로, 상기 텅스텐 실리사이드와 폴리실리콘막과의 선택비는 1.5:1 이하의 조건으로 상기 텅스텐 실리사이드막을 상기 포토레지스트 패턴을 마스크로 이방성 식각하는 단계; 및 상기 폴리실리콘막과 포토레지스트 패턴의 선택비가 2:1 이하의 조건을 상기 포토레지스트 패턴을 마스크로 상기 폴리실리콘막을 이방성 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 폴리사이드 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029357A KR980012091A (ko) | 1996-07-19 | 1996-07-19 | 반도체 장치의 폴리사이드 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029357A KR980012091A (ko) | 1996-07-19 | 1996-07-19 | 반도체 장치의 폴리사이드 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980012091A true KR980012091A (ko) | 1998-04-30 |
Family
ID=66242609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029357A KR980012091A (ko) | 1996-07-19 | 1996-07-19 | 반도체 장치의 폴리사이드 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980012091A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040020375A (ko) * | 2002-08-30 | 2004-03-09 | 삼성전자주식회사 | 낫-오픈 현상없이 반도체 소자의 콘택홀을 형성하는 방법 |
| KR100510466B1 (ko) * | 1998-05-12 | 2005-10-24 | 삼성전자주식회사 | 폴리사이드 게이트 전극 형성방법 |
-
1996
- 1996-07-19 KR KR1019960029357A patent/KR980012091A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510466B1 (ko) * | 1998-05-12 | 2005-10-24 | 삼성전자주식회사 | 폴리사이드 게이트 전극 형성방법 |
| KR20040020375A (ko) * | 2002-08-30 | 2004-03-09 | 삼성전자주식회사 | 낫-오픈 현상없이 반도체 소자의 콘택홀을 형성하는 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5895740A (en) | Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers | |
| US6177353B1 (en) | Metallization etching techniques for reducing post-etch corrosion of metal lines | |
| US5880035A (en) | Dry etching method | |
| US20080233730A1 (en) | Method for fabricating semiconductor device | |
| US6589880B2 (en) | Fine pattern formation method and semiconductor device or liquid crystal device manufacturing method employing this method | |
| KR100458360B1 (ko) | 고체디바이스에서높은에스팩트의콘택홀에칭방법 | |
| US7078334B1 (en) | In situ hard mask approach for self-aligned contact etch | |
| KR980012091A (ko) | 반도체 장치의 폴리사이드 형성방법 | |
| KR100278277B1 (ko) | 실리사이드의콘택저항개선을위한반도체소자제조방법 | |
| US6579792B2 (en) | Method of manufacturing a semiconductor device | |
| KR19990055775A (ko) | 트랜치를 이용한 반도체 소자의 소자분리 방법 | |
| KR100281129B1 (ko) | 배선 형성 방법 | |
| KR19980057105A (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR20030059418A (ko) | 반도체 소자의 제조방법 | |
| KR100955926B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| JPH08316207A (ja) | 配線形成方法 | |
| KR940027074A (ko) | 경사식각에 의한 반도체 소자의 콘택홀 형성방법 | |
| KR100265340B1 (ko) | 반도체소자 제조방법 | |
| KR0172774B1 (ko) | 반도체 소자의 접촉창 형성방법 | |
| KR100632565B1 (ko) | 반도체소자의 퓨즈박스 형성방법 | |
| JPH07135198A (ja) | エッチング方法 | |
| KR20030091452A (ko) | 피팅 현상을 방지하는 패턴 형성 방법 | |
| JPH06232091A (ja) | シリコン層の異方性加工方法 | |
| KR100284311B1 (ko) | 비아 콘택 저항의 개선을 위한 반도체소자 제조방법 | |
| KR100223869B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |