KR980011971A

KR980011971A - Photoresist mask trench etching method through polymer deposition

Info

Publication number: KR980011971A
Application number: KR1019960031166A
Authority: KR
Inventors: 권상동
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-29
Filing date: 1996-07-29
Publication date: 1998-04-30

Abstract

반도체 장치의 트렌치 식각 방법에 관한 것으로, 트렌치 측벽을 폴리며 스페이서를 형성하여 트렌치 식각을 실시하는 제조 방법을 개시한다. 트렌치 식각(trench etch)시 경사(slope)를 조절하는 단계; 활성영역(active area)을 보호하기 위해 폴리머(polymer)를 증착하는 단계; 폴리머 증착을 통한 PR 마스크의 실리콘 식각 단계를 통하여 트랜치 식각 방법을 제공하는 것이다.The present invention relates to a trench etching method for a semiconductor device, and a manufacturing method for polishing a trench side wall and forming a spacer to perform trench etching. Adjusting a slope during trench etch; Depositing a polymer to protect the active area; The present invention provides a trench etching method through a silicon etching step of a PR mask through polymer deposition.

Description

Photoresist mask trench etching method through polymer deposition

본 발명은 반도체 장치의 트렌치 식각 방법에 관한 것으로, 특히 트렌치 측벽에 폴리머 스페이서를 형성하여 실리콘을 식각하는 트렌치 식각 방법에 관한 것이다.The present invention relates to a trench etch process for a semiconductor device, and more particularly to a trench etch process for etching silicon by forming polymer spacers on the trench sidewalls.

반도체 장치의 소자 분리방법은 국부적 산화방법(local oxidation of silicon; 이하, LOCOS라 약함)과 트렌치(trench) 소자분리 방법으로 크게 나눌수 있다. 상기 LOCOS 방법은 공정이 단순하고 넓은 부위와 좁은 부위를 동시에 소자 분리를 할 수 있다는 장점을 갖고 있지만, 버즈 비크(bird's beak)가 형성되어 소자분리 영역의 폭이 넓어져서 소오스/드레인 영역의 전용면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열팽창계수의 차이에 따른 응력이 집중됨으로서 실리콘 기판에 많은 결정 결함이 발생하여 누설전류를 증가시킨다.A device isolation method of a semiconductor device can be largely divided into a local oxidation of silicon (LOCOS) and a trench device isolation method. The LOCOS method has a merit that the process is simple and can perform device isolation at a wide portion and a narrow portion at the same time. However, a bird's beak is formed to widen the width of the device isolation region, . In addition, when a field oxide film is formed, a stress due to a difference in thermal expansion coefficient concentrates on the edge of the oxide film, thereby causing many crystal defects in the silicon substrate, thereby increasing the leakage current.

따라서, 반도체 장치의 트렌치 소자분리방법에 대한 요구가 늘어나고 있다. 트렌치 소자분리를 구현함에 있어서 가장 큰 문제점 중의 하나는 트렌치 측벽과 인접하는 채널 영역에 국부적으로 강한 전계가 형성되어 낮은 게이트 전압에서도 쉽게 반전(inversion)되어 소오스/드레인 사이에 흐르는 전류를 증가시키는 것이다.Therefore, there is an increasing demand for a trench device isolation method of a semiconductor device. One of the biggest problems in realizing the trench isolation is that an intense electric field locally formed in the channel region adjacent to the trench sidewall is easily inverted even at a low gate voltage to increase the current flowing between the source and the drain.

특히, 고집적 반도체 장치에서 STI(Shallow Trench Isolation)을 이용하는 경우에는, 트렌치의 엣지(edge) 부분이 어떤 프로파일을 갖고 있는가에 따라 소자의 전기적 특성을 결정짓는다 해도 과언이 아니다. 즉, 트렌치 식각 공정시 완만한 실리콘 경사(Si slope)의 유지는 소자 분리 특성 및 식각 결과에 중요한 영향을 미친다. 특히 측벽(sidewall) I²P 공정 특성은 실리콘 경사의 여하에 따라 좌우된다고 할 수 있다. 기존의 STI 공정에서는 도 1과 같이 실리콘(1) 식각전에 마스크로써 HTO(4)를 사용하고 있으며 CD(critical dimension) 조절 및 활성영역(active area)의 보호 차원에서 스페이서를 형성하여 진행하게 된다. 이에 따른 식각후 나타나는 특징으로는 트렌치 식각시 측벽에 HTO 스페이서를 형성하여 진행하게 된다. 도 2는 이에 따른 식각 후 나타나는 특징으로 실리콘(1) 경사의 정도는 82 ~ 85° 정도로 이 이상의 경사 조절은 어려워 진다는 단점이 있다. 이는 실리콘 식각시 마스크로서 단단한(hard) HTO를 사용한 것으로 인해 식각시 발생되는 폴리머 생성이 적기 때문에 경사를 제어하는 것이 힘드는 것으로 알려져 왔다. 그리고 HTO를 사용함에 따른 열 누적량(heat budget), 증착시간 손실(deposition time loss), 식각시간 손실(etch time loss) 등의 문제점이 발생한다. 도 1과 도 2에서 부호(2)는 패드 옥사이드(pad ox)이고 부호(3)은 질화막을 나타낸다.Particularly, when STI (Shallow Trench Isolation) is used in a highly integrated semiconductor device, the electrical characteristics of the device may be determined depending on the profile of the edge portion of the trench. That is, the maintenance of a gentle silicon slope during the trench etching process has an important influence on the device isolation characteristics and etching results. In particular, sidewall I ² P process characteristics depend on the slope of the silicon. In the conventional STI process, as shown in FIG. 1, HTO (4) is used as a mask before etching the silicon (1), and a spacer is formed in order to control CD (critical dimension) and protect the active area. As a result, the HTO spacer is formed on the sidewall during the trench etching process. FIG. 2 is a characteristic feature after etching according to the present invention, in which the degree of inclination of the silicon (1) is about 82 to 85 degrees, which makes it difficult to control the inclination more than this. It has been known that it is difficult to control the tilt due to the generation of polymer generated during etching due to the use of hard HTO as a mask in silicon etching. Problems such as heat budget, deposition time loss, and etch time loss due to the use of HTO occur. In FIGS. 1 and 2, reference numeral 2 denotes a pad oxide and reference numeral 3 denotes a nitride film.

본 발명이 이루고자 하는 기술적 과제는, 상기 문제점을 극복하여 공정을 단순화시키면서 활성영역을 보호하고 CD 조절을 위한 트렌치 식각 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a trench etching method for protecting an active region while simplifying a process and controlling CD.

제1는 HTO 스페이서를 형성한 종래의 트렌치 식각전의 단면도이다.The first is a cross-sectional view of a conventional trench etch forming HTO spacer.

제2도는 기존의 공정인 도 1은 실리콘 식각을 실시한 후의 단면도이다.FIG. 2 is a cross-sectional view after the silicon etching is performed, which is a conventional process.

제3도는 본 발명에 의한 폴리머 스페이서를 형성한 트렌치 식각전의 단면도이다.FIG. 3 is a cross-sectional view of the polymer spacer according to the present invention before trench etching. FIG.

제4도 내지 제6도는 본 발명에 의한 반도체 장치의 트렌치 식각의 순서를 나타낸 공정 순서도이다.FIGS. 4 to 6 are flowcharts showing the sequence of trench etching of the semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

2 : Pad ox 3 : SiN2: Pad ox 3: SiN

4 : HTO 5 : PR(photoresist)4: HTO 5: PR (photoresist)

6 : Polymer6: Polymer

상기 과제를 달성하기 위하여 본 발명은, 트렌치 식각(trench etch)시 경사(slope)를 조절하는 단계; 활성영역(active area)을 보호하기 위해 폴리머(polymer)를 증착하는 단계; 폴리머 증착을 통한 PR 마스크의 실리콘 식각 단계를 통하여 트랜치 식각 방법을 제공하는 것이다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: adjusting a slope during a trench etch; Depositing a polymer to protect the active area; The present invention provides a trench etching method through a silicon etching step of a PR mask through polymer deposition.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS FIG.

도 3은 실리콘 기판(1)에 패드 옥사이드(2)를 증착한 후 질화막(3)을 올리고 PR(5)을 도포하여 패터닝하여 질화막을 식각한 후 기존 공정의 HTO 스페이서 대신 본 발명에 의한 폴리머(6)를 트랜치 측벽에 증착한 후의 단면도이다.FIG. 3 is a cross-sectional view illustrating a method of etching a nitride film by depositing a pad oxide 2 on a silicon substrate 1, then depositing a nitride film 3, applying a PR 5, patterning the nitride film 3, 6 is deposited on the trench sidewall.

도 4 내지 도 6은 도 3의 형성 과정을 나타내는 공정 순서도이다.4 to 6 are process flow charts illustrating the formation process of FIG.

우선 도 4는 실리콘 기판(1)위에 피드 옥사이드(2)를 올리고 질화막(3)을 증착한 후 PR(5)를 도포한 후 활성영역을 패터닝하고 질화막(3)을 식가한 후의 단면도이다.4 is a sectional view after the feed oxide 2 is deposited on the silicon substrate 1 and the nitride film 3 is deposited and then the active region is patterned after the PR 5 is applied and the nitride film 3 is cooled.

도 5는 도 4의 공정 후에 활성영역 보호와 CD 조절을 위해 폴리머(6)를 형성한 후의 단면도이다. 이 때 PR의 손실(loss) 및 하지막질 실리콘의 손실은 100Å미만으로 한다.5 is a cross-sectional view after formation of the polymer 6 for active region protection and CD adjustment after the process of FIG. At this time, the loss of the PR and the loss of the underlying silicon are less than 100 ANGSTROM.

도 6은 도 5에서의 침식(erosion)이 큰 PR(5)을 마스크로 사용하여 실리콘(1)을 식각하고 에슁(ashing) 방법으로 제5도에서의 폴리머(6)를 제거한 후의 단면도이다. 이에 따른 실리콘 경사의 정도는 60 ~ 70° 로 형성된다.6 is a sectional view after the silicon 1 is etched using the PR 5 having a large erosion in FIG. 5 as a mask and the polymer 6 in FIG. 5 is removed by an ashing method. The degree of the silicon inclination is formed to be 60 to 70 degrees.

본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments, and that many modifications are possible to those skilled in the art within the technical scope of the present invention.

이상 설명한 바와 같이 본 발명에 의하면, 간단한 제조 공정을 통하여 공정을 단순화 하고, 기존 공정에서 사용한 HTO 스페이서 대신 폴리머 스페이서를, 실리콘 식각 공정시 마스크 물질로 기존의 HTO 대신 PR을 사용하여 실리콘 경사의 조절을 훨씬 용이하도록 할수 있으므로 반도체 장치에 매우 유용하게 적용할 수 있다.As described above, according to the present invention, it is possible to simplify the process through a simple manufacturing process, to control the polymer spacer in place of the HTO spacer used in the conventional process, and to control the silicon gradient by using PR instead of HTO as a mask material in the silicon etching process So that it can be very usefully applied to a semiconductor device.

그 이외에도 실리콘의 경사에 따라 트랜지스터의 특성을 향상시키고, SOI(silicon on insulator)소자에서 고유의 유동 몸체 효과(floating body effect)를 억제하고 엣지 트랜지스터 효과(edge transistor effect)를 효과적으로 억제할 수 있다.In addition, the characteristics of the transistor can be improved according to the inclination of the silicon, the inherent floating body effect can be suppressed in the SOI (silicon on insulator) device, and the edge transistor effect can be effectively suppressed.

Claims

Adjusting a slope during trench etch; Depositing a polymer to protect the active area; And a silicon etch of a photoresist (PR) mask through polymer deposition.

※ Note: It is disclosed by the contents of the first application.