Claims (4)
다수의 정상 메모리 셀 어레이와 결함이 있는 메모리 셀 어레이를 대체시키기 위한 적어도 2개 이상의 스페어 메모리 셀 어레이로 구성된 다수개의 메모리 셀 블럭들을 포함하는 반도체 메모리 장치에 있어서, 정상 워드라인을 구동시키기 위한 워드선 선택 회로수단과, 상기 워드선 선택 회로수단의 동작 제어하고 제1 또는 제2 스페어 워드 라인을 구동시키기 위한 스페어 워드선 선택 회로수단과, 입력된 어드레스로부터 결함된 워드라인을 검출한 신호를 상기 워드선 선택 회로수단으로 각각 출력하고 상기 결함된 워드라인을 대체시키기 위한 제1 스페어 워드라인 또는 제2 스페어 워드라인에 결함이 있을 경우 상기 입력 어드레스에 관계없이 리페어 동작이 제어되도록 하는 퓨즈를 각각 포함하는 제1 및 제2 로오 퓨즈 박스부와, 정상 컬럼라인을 구동시키기 위한 컬럼선 선택 회로수단과, 상기 컬럼선 선택 회로수단의 동작을 제어하고 제1 또는 제2 스페어 컬럼라인을 구동시키기 위한 스페어 컬럼선 선택 회로 수단과, 입력된 어드레스로부터 결함된 컬럼라인을 검출한 신호를 상기 컬럼선 선택 회로수단으로 각각 출력하고 상기 결함된 컬럼라인을 대체시키기 위한 제1 스페어 컬럼라인 또는 제2 스페어 컬럼라인에 결함이 있을 경우 상기 입력 어드레스에 상관없이 리페어 동작이 제어되도록 하는 퓨즈를 각각 포함하는 제1 및 제2 컬럼 퓨즈 박스부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.A semiconductor memory device comprising a plurality of normal memory cell arrays and a plurality of memory cell blocks composed of at least two spare memory cell arrays for replacing defective memory cell arrays, comprising: a word line for driving a normal word line; A spare word line selection circuit means for controlling operation of the selection circuit means, operation of the word line selection circuit means and driving a first or second spare word line, and a signal for detecting a defective word line from an input address. And a fuse for outputting to the line selection circuit means and for allowing the repair operation to be controlled regardless of the input address when the first spare word line or the second spare word line for replacing the defective word line is defective. First and second row fuse box sections and normal column lines Column line selection circuit means for controlling the operation, spare column line selection circuit means for controlling the operation of the column line selection circuit means and driving the first or second spare column line, and detecting a defective column line from the input address. Outputs a signal to the column line selection circuit means respectively, and if the first spare column line or the second spare column line for replacing the defective column line is defective, the repair operation is controlled regardless of the input address. A redundancy circuit of a semiconductor memory device, characterized in that it comprises a first and second column fuse box portion each including a fuse.
제1항에 있어서, 상기 제1, 제2 로오 퓨스 박스부 및 제1, 제2 컬럼 퓨즈 박스부를 프리차지 신호에 의해 전원전위를 제1 노드로 전달하는 제1 스위칭 수단과, 상기 제1 노드로 부터의 신호를 반전시켜 상기 제2 노드로 전달하기 위한 제1 인버터와, 상기 제2 노드로 부터의 신호를 반전시켜 상기 제3 노드로 전달하기 위한 제2 인버터와, 상기 제2 노드상의 신호에 의해 턴-온되어 상기 전원전압을 상기 제1 노드로 전달하는 제2 스위칭 수단과, 상기 제1 노드와 전지전압 사이에 각각 병렬 접속된 n개의 퓨즈와 상기 각각의 퓨즈와 접지전압 사이에 접속되고 각각의 게이트에 어드레스 신호가 입력되는 n개의 NMOS형 트랜지스터와. 상기 제1 스위칭 수단과 상기 제1 노드 사이에 접속되어 상기 결함이 발생된 스페어 워드라인 또는 결함이 발생된 스페어 컬럼라인을 선택하는 신호의 발생을 제어하기 위한 퓨즈 수단을 포함하는 것을 특징으로 하는 리던던시 회로.2. The apparatus of claim 1, further comprising: first switching means for transferring a power supply potential to a first node by a precharge signal, wherein the first and second row fuse box units and the first and second column fuse box units are provided. A first inverter for inverting and transmitting a signal from the second node to the second node, a second inverter for inverting and transmitting a signal from the second node to the third node and a signal on the second node Second switching means for turning on the power supply to transfer the power supply voltage to the first node, and n fuses connected in parallel between the first node and the battery voltage, and between the respective fuses and the ground voltage. And n NMOS transistors each having an address signal input thereto. Redundancy means connected between the first switching means and the first node for controlling generation of a signal for selecting the defective spare word line or the defective spare column line; Circuit.
제1항에 있어서, 상기 스페어 워드선 선택 회로수단은 제1 스페어 워드선 지정 디코더 신호와 워드선 선택 회로부 및 스페어 워드선 선택 회로부의 동작 시간제어 신호를 논리 연산하여 출력시키는 제1 낸드 게이트와, 상기 제1 낸드 게이트의 출력신호를 반전시켜 제1 스페어 워드라인을 동작시키는 제3 인버터와, 제2 스페어 워드선 지정 디코더 신호와 워드선 선택 회로부 및 스페어 워드선 선택 회로부의 동작 시간 제어 신호를 논리 연산하여 출력시키는 제2 낸드 게이트와, 상기 제2 낸드 게이트의 출력신호를 반전시켜 제2 스페어 워드라인을 동작시키는 제4 인버터와, 상기 제1 낸드 게이트의 출력신호와 상기 제2 낸드 게이트의 출력신호를 논리 연산하여 워드선 선택 회로부를 제어하는 제3 낸드 게이트를 포함하는 것을 특징으로 하는 리던던시 회로.2. The apparatus of claim 1, wherein the spare word line selection circuit means comprises: a first NAND gate configured to perform a logic operation on a first spare word line designation decoder signal, an operation time control signal of a word line selection circuit section, and a spare word line selection circuit section; A third inverter for operating the first spare word line by inverting the output signal of the first NAND gate, a second spare word line specifying decoder signal, an operation time control signal of the word line selection circuit portion, and the spare word line selection circuit portion; A second NAND gate to be calculated and output; a fourth inverter for inverting the output signal of the second NAND gate to operate a second spare word line; an output signal of the first NAND gate and an output of the second NAND gate; A redundancy circuit comprising a third NAND gate for logic operation of the signal to control the word line selection circuit section .
제1항에 있어서, 상기 스페어 컬럼선 선택 회로수단은 제1 스페어 컬럼선 지정 디코더 신호와 컬럼선 선택 회로부 및 스페어 컬럼선 선택 회로부의 동작 시간 제어 신호를 논리 연산하여 출력시키는 제4 낸드 게이트와, 상기 제4 낸드 게이트의 출력신호를 반전시켜 제1 스페어 컬럼라인을 동작시키는 제5 인버터와, 제2 스페어 컬럼선 지정 디코더 신호와 컬럼선 선택 회로부 및 스페어 컬럼선 선택 회로부의 동작 시간 제어 신호를 논리 연산하여 출력시키는 제5 낸드 게이트와, 상기 제5 낸드 게이트의 출력신호를 반전시켜 제2 스페어 컬럼라인을 동작시키는 제6 인버터와, 상기 제4 낸드 게이트의 출력신호와 상기 제5 낸드 게이트의 출력신호를 논리 연산하여 컬럼선 선택 회로부를 제어하는 제6 낸드 게이트를 포함하는 것을 특징으로 하는 리던던시 회로.The NAND gate of claim 1, wherein the spare column line selection circuit means comprises: a fourth NAND gate configured to logically output a first spare column line designation decoder signal, an operation time control signal of the column line selection circuit unit, and the spare column line selection circuit unit; A fifth inverter for operating the first spare column line by inverting the output signal of the fourth NAND gate, a second spare column line designation decoder signal, an operation time control signal of the column line selection circuit unit, and the spare column line selection circuit unit A fifth NAND gate to be calculated and output; a sixth inverter for inverting the output signal of the fifth NAND gate to operate a second spare column line; an output signal of the fourth NAND gate and an output of the fifth NAND gate. A redundancy circuit comprising a sixth NAND gate that performs a logic operation on the signal to control the column line selection circuit section .
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.