KR980004361A - 디지탈/아날로그 컨버터용 디엠퍼시스 필터 회로 - Google Patents
디지탈/아날로그 컨버터용 디엠퍼시스 필터 회로 Download PDFInfo
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Abstract
본 발명은 디지털/아날로그 컨버터에 사용되는 디엠퍼시스 회로에 관한 것으로, 최적화된 입력 데이터를 지연시키는 입력 지연부와 이득을 변화시키는 시프터와 각 데이터를 가산하는 가산기와 피드백 되는 데이터를 지연시키는 피드백 지연부와 입력데이터와의 동기를 맞추기 위해 지연시키는 출력 지연부로 구성되어 회로 구성이 간단하고 회로 크기가 소형화되는 효과를 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 디엠퍼시스 필터 회로의 블록도이다.
Claims (1)
- 오디오 신호 재생 회로인 디엠퍼시스 필터 회로에 있어서, 증폭기0의 이득 A0, 증폭기1의 이득 A1 및 증폭기B의 이득B의 계수를 캐노니컬 사인 디지트 코드(Canonical Sign Digit Code)로 최적화 시킨 후에 입력 데이터를 채널 수 만큼 지연시키는 입력지연부; 상기 입력지연부로부터 받은 증폭기0의 이득 A0 및 증폭기1의 이득A1을 변화시키는 시프터1; 상기 시프터1로부터 증폭기0의 이득 A0 만큼 이동된 데이터를 가산하는 가산기1; 상기 시프터1로부터 증폭기1의 이득 A1 만큼 이동된 데이터를 가산하는 가산기1; 상기 증폭기1의 이득 A1을연산한 출력과 가산기4로부터 연산한 출력을 가산하는 가산기3; 상기 가산기3으로부터 패드백되는 데이터를지연시키는 피드백지연부; 상기 피드백지연부로부터 받은 증폭기B의 이득 B를 변화시키는 시프터2; 상기 시프터2로부터 증폭기B의 이득B 만큼 이동된 데이터를 가산하는 가산기4; 상기 가산기1의 출력과 가산기3의 출력을 가산하는 가산기5; 및 상기 가산기5로부터 받은 데이터를 입력 데이터와의 동기를 맞추기 위해 지연시키는 출력지연부를 포함하는 디지털 /아날로그 컨버터용 디엠퍼시스필터 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023885A KR980004361A (ko) | 1996-06-26 | 1996-06-26 | 디지탈/아날로그 컨버터용 디엠퍼시스 필터 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960023885A KR980004361A (ko) | 1996-06-26 | 1996-06-26 | 디지탈/아날로그 컨버터용 디엠퍼시스 필터 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980004361A true KR980004361A (ko) | 1998-03-30 |
Family
ID=66287667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960023885A KR980004361A (ko) | 1996-06-26 | 1996-06-26 | 디지탈/아날로그 컨버터용 디엠퍼시스 필터 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980004361A (ko) |
-
1996
- 1996-06-26 KR KR1019960023885A patent/KR980004361A/ko not_active Application Discontinuation
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| WITN | Withdrawal due to no request for examination |