KR970702645A - 복잡성 결정 장치 (Complexity determining apparatus) - Google Patents

복잡성 결정 장치 (Complexity determining apparatus)

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Abstract

데이타 신호원과, 데이타 신호를나타내는 서브샘플링된 신호를 발생시키기 위해 상기 데이타 신호원에 커플링된 서브샘플 시스템을 포함하는 복잡성 결정 장치가 공개되었다. 가변 비트율(VBR) 엔코더는 서브샘플링된 신호에 응답하고, 서브샘플링된 신호를 나타내는 엔코딩된 신호를 발생시킨다. 카운터는 엔코딩된 신호내의 비트수를 축적하고, 상기 축적된 비트수에 대응되는 복잡성 표시 신호를 발생시킨다.

Description

복잡성 결정 장치(Complexity determining apparatus)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 복잡성 결정 장치를 포함하는 멀티플렉서 시스템의 블록도이다,
제2도는 제1도에 도시된 멀티플렉서 시스템에 사용될 수 있는 채널 프로세서의 블럭도이다.

Claims (12)

  1. 복잡성 결정 장치에 있어서, 데이타 신호원과, 상기 데이타 신호를 나타내는 서브샘플링된 신호를 발생하기 위해 상기 데이타 신호원에 커플링된 서브샘플러 시스템과, 상기 서브샘플링된 신호를 나타내는 엔코딩된 신호를 발생하기 위해 상기 서브샘플링된 신호에 응답하는 가변 비트율(VBR) 엔코더와, 상기 엔코딩된 신호내의 비트의 수를 축적하고, 상기 축적된 비트수에 대응되는 복잡성 표시 신호를 발생하기 위한 카운터를 포함하는 것을 특징으로 하는 복잡성 결정 장치.
  2. 제1항에 있어서, 상기 서브샘플러 서브시스템은, 상기 데이타 신호원에 커플링된 엔티얼라이어싱 필터와, 상기 앤티얼라이어싱 필터에 커플링된 서브샘플러를 포함하는 것을 특징으로 하는 복잡성 결정 장치.
  3. 제1항에 있어서, 상기 데이타 신호원은 비디오 신호를 발생하고, 상기 서브샘플러는 상기 비디오 신호에 대응되고 공간적으로 서브샘플링된 상기 서브샘플링된 신호를 발행하는 것을 특징으로 하는 복잡성 결정 장치.
  4. 제3항에 있어서, 상기 서브샘플러는 상기 비디오 신호에 대응하고 임시로 서브샘플링된 상기 서브샘플링된 신호를 발생시키는 것을 특징으로 하는 복잡성 결정 장치.
  5. 제1항에 있어서, 상기 데이타 신호원은 비디오 신호를 발생시키고, 상기 서브샘플러는 상기 비디오 신호에 대응되고 임시로 서브샘플링된 상기 서브샘플링된 신호를 발생시키는 것을 특징으로 하는 복잡성 결정 장치.
  6. 제1항에 있어서, 상기 데이타 신호원은 각각 720 픽셀을 포함하는 480개의 라인을 각각 포함하는 프레임의 시퀀스를 포함하는 CCIR 601 해상도를 가진 상기 비디오 신호를 발생시키고, 상기 서브샘플링 시스템은 각각 352 픽셀을 포함하는 240개의 라인을 각각 포함하는 프레임의 시퀀스를 포함하는 소형 이미지 포맷 (SIF)을 가진 상기 서브샘플링된 신호를 발생하는 것을 특징으로 하는 복잡성 결정 장치.
  7. 제1항에 있어서, 상기 복잡성표시 신호는 상기 비트수의 스케일된 표시인 것을 특징으로 하는 복잡성 결정 장치.
  8. 제7항에 있어서, 상기 비트수는 8비트 신호로 TM케일되는 것을 특징으로 하는 복잡성 결정 장치.
  9. 데이타 신호를 나타내는 엔코딩된 신호를 예정된 일정 비트율로 발생하는 일정 비트율(CBR) 엔코더에 있어서, 데이타 신호원과, 상기 데이타 신호를 나타내는 서브샘플링된 산호를 발생하기 위해 상기 데이타 신호원에 커플링된 서브샘플러 시스템과, 상기 서브샘플링된 신호를 나타내는 에코딩된 신호를 발생하기 위해 상기 서브샘플링된 신호에 응답하는 가변 비트율(VBR) 엔코더와, 상기 엔코딩된 신호내의 비트의 수를 축적하고, 상기 축적된 비트수에 대응되는 복잡성 표시 신호를 발생하기 위한 카운터와, 콘트롤 신호에 응답하여 변하는 양자화 스텝 크기를 가진 상기 데이타 신호를 나타내는 양자화된 신호를 발생하기 위해 상기 데이타 신호원에 커플링되고 콘트롤 신호에 응답하는 가변 양자화기와, 상기 엔코딩된 신호를 발생하기 위해 상기 양자화된 신호에 응답하는 엔코더와, 상기 가변 양자화기내의 양자화 스텝 크기가 상기 엔코딩된 신호의 비트율을 상기 예정된 일정 비트율로 유지하기 위해 변경되도록, 상기 콘트롤 신호를 발생하기 위해 상기 복잡성 표시 신호에 응답하는 비트율 레귤레이터를 포함하는 것을 특징으로 하는 일정 비트율 엔코더.
  10. 제9항에 있어서, 데이타 신호에 응답하여 상기 콘트롤 신호가 발생되는 상기 데이타 신호와 동시에 상기 콘트롤 신호가 가변 양자화기에서 수신되도록, 상기 데이타 신호를 시간 주기동안 지연시키기 위해 상기 데이타 신호원과 가변 양자화기 사이에 커플링된 지연소자를 부가로 포함하는 것을 특징으로 하는 일정 비트율 엔코더.
  11. 멀티플렉싱 시스템에 있어서,㈎ 복수의 데이타 신호원과, ㈏ 복수의 입력 단자와 출력 단자를 가진 멀티플렉서와, ㈐ 각각 상기 데이타 신호원중의 각각에 커플링된 데이타 입력 단자와, 상기 데이타 입력 단자에서의 데이타 신호의 복잡성을 나타내는 신호를 발생하는 복잡성 출력 단자와, 콘트롤 입력 단자와, 멀티플렉서의 입력 단자중의 각각에 커플링되고 콘트롤 입력 단자에서의 신호에 응답하여 설정된 일정 비트율로 엔코딩된 신호를 발생하는 데이타 출력 단자를 가지며, 채널 프로세서의 데이타 입력 단자와 데이타 출력 단자 사이에 커플링된 데이타 경로와, 채널 프로세서의 콘트롤 입력 단자에 커플링된 할당몫 입력 단자를 갖고 상기 엔코딩된 신호를 발생시키는 일정 비트율 엔코더와, 상기 데이타 신호를 나타내는 서브샘플링된 신호를 발생시키기 위한 상기 데이타 신호원에 커플링된 서브샘플러 시스템과, 상기 서브샘플링된 신호를 나타내는 엔보딩된 신호를 발생시키기 위해 상기 서브샘플링된 신호에 응답하는 가변 비트율 엔코더와, 상기 엔코딩된 신호내의 비트수를 축적하고, 상기 축적된 비트수에 대응되는 복잡성 표시 신호를 발생하는 카운터를 각각 포함하는 복수의 채널 프로세서와, ㈑ 각각의 채널 프로세서와 각각 관련되는 입력 단자와 출력 단자의 복수의 쌍을 가지며, 관련 채널 프로세서의 데이타 출력 단자에서의 신호의 비트율이 관련 입력 단자에서의 신호에 의해 표시되는 복잡성과 모든 복수의 쌍의 입력 단자에서의 신호에 의해 표시되는 조합된 복잡성에 관련되도록 비트율 할당몫 신호를 발생시키는 비트율 할당기를 포함하며, 상기 각각의 쌍의 입력 단자는 관련 채널 프로세서의 복잡성 출력 단자에 커플링되고, 각각의 쌍의 출력 단자는 관련 채널 프로세서의 콘트롤 입력 단자에 커플링되는 것을 특징으로 하는 멀티플렉싱 시스템.
  12. 제11항에 있어서, 상기 채널 프로세서는, 데이타 신호에 응답하여 상기 비트율 할당몫 신호가 발생되는 상기 데이타 신호와 동시에 비트율 할당몫 신호가 채널 프로세서의 콘트롤 입력 단자에서 비트율 할당기로부터 수신되도록 시간 주기동안 데이타 신호를 데이타 입력 단자에서 지연시키기 위해, 채널 프로세서의 데이타 입력 단자와 일정 비트율 엔코더의 데이타 경로 사이에 커플링된 지연소자를 부가로 포함하는 것을 특징으로 하는 멀티플렉싱 시스템..
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