KR100340827B1 - 복잡성결정장치 - Google Patents

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Abstract

데이타 신호원과, 데이타 신호를 나타내는 서브샘플링된 신호를 발생시키기 위해 상기 데이타 신호원에 커플링된 서브 샘플 시스템을 포함하는 복잡성 결정 장치가 공개되었다. 가변 비트율(VBR) 엔코더는 서브샘플링된 신호에 응답하고, 서브샘플링된 신호를 나타내는 엔코딩된 신호를 발생시킨다. 카운터는 엔코딩된 신호내의 비트수를 축적하고, 상기 축적된 비트수에 대응되는 복잡성 표시 신호를 발생시킨다.

Description

복잡성 결정장치{Complexity determining apparatus}
데이타 신호의 복잡성의 표시를 갖는 것이 종종 유용하다. 예로서, 각각 일정 비트율(constant bit rate)(CBR) 엔코더를 사용하여 엔코딩된 복수의 코딩된 비디오 신호를 다중화하는 것이 제안되었다. CBR 엔코더 각각에 할당된 비트율은 엔코딩된 비디오 신호의 복잡성과 다중화되는 모든 비디오 신호의 조합된 복잡성 둘 다에 기초하여 동적으로 변화된다. 그러한 시스템에서, 비교적 높은 복잡성을 가진 비디오 신호는 비교적 낮은 복잡성을 가진 비디오 신호보다 높은 비트율이 할당된다.
다른 예에서, CBR 엔코더 자체는 비디오 신호를 엔코딩하는데에 사용된 양자화 스텝 크기(또는 양자화 스텝의 수)를 변경시키므로써 그들의 할당된 일정 비트율을 유지한다. 보다 작은 양자화 스텝 크기(또는 더 많은 양자화 스텝)을 사용하는 것은 그것들을 엔코딩하는데 더 많은 비트를 요구하고, 역으로 더 큰 양자화 스텝 크기를 사용하는 것은 더욱 적은 비트를 요구한다. 양자화 스텝 크기는 일반적으로 전체적 예정된 일정 비트율을 유지하기 위해서 현재의 비트율에 응답하여 변화된다.
위의 두가지 예에서, 다중화되는 각각의 비디오 신호에 대하여 복잡성 표시신호를 갖는 것이 바람직하다. 다중화예에서, 비디오 신호를 엔코딩하는 CBR 엔코더 예에서, 양자화 스템 크기는 현재 비트율에 추가하여 엔코딩되는 신호의 복잡성에 기초하여 설정될 수 있다.
비디오 신호의 복잡성의 한가지 공지된 척도는 가변 비트율(variable bit rate)(VBR) 엔코더를 사용하여 그 비디오 신호를 엔코딩하는데 필요한 비트의 수이며, 더 많은 비트는 더 높은 복잡성을 나타내고, 역으로 더 적은 비트는 더 낮은 복잡성을 나타낸다. 그러한 복잡성 척도는 미리 발생되거나 또는 다른 프로세스 즉 순방향 척도는 CBR 엔코더 또는 멀티플렉싱 시스템과 같은 후속 프로세싱 회로에 의한 그러한 비디오 신호의 프로세싱을 제어하는데에 사용될 수 있다. 그러나, VBR 엔코더는 복잡한 전자 시스템이고, 그 신호의 복잡성을 결정하기 위해서 멀티플렉서 시스템에서 다중화될 각각의 신호를 위해 VBR 엔코더를 포함하는 것은 비싸고 추가된 복잡한 회로로 인해 신뢰성을 저하시킨다.
CBR 엔코더에 의해 엔코딩되는 비디오 신호의 복잡성을 측정하기 위한 다른 제안된 방법은 CBR 엔코딩 프로세스 동안에 발생된 파라메터를 사용한다. 상세히 말해서, 비디오 신호의 예정된 시간 주기에 대한 평균 양자화 스템 크기와 그 주기 동안에 비디오 신호를 엔코딩하는 것으로부터 발생된 비트의 곱은 엔코딩되는 비디오 신호의 복잡성에 따라 변화되지만, CBR 엔코더에 의해 발생되는 예정된 일정 비트율에 대해서는 무관하다는 것이 발견되었다. 그러나, 이 척도는 엔코딩 프로세스동안에 발생되고, 역방향 분석이라고 지칭되는 프로세스인 화상 또는 프레임이 엔코딩된 후에도 이용할 수 없다. 이 척도가 연속 프레임의 복잡성의 추정으로서 사용될 수 있는 반면에, 필요한 양자화 스템 크기를 결정하기 위해 CBR 엔코더 자체에 의해 사용될 수는 없다. 그것은 또한 특히 비교적 단순한 이미지로부터 비교적 복잡한 이미지로의 복잡성의 갑작스런 변경이 발생하면 멀티플렉싱 시스템의 부정확한 동작을 일으킬 수 있다.
데이타 신호 자체의 프로세싱과 동시에 프로세싱 시스템에 이용가능하면서도 복잡성 척도를 발생시키기 위해 매우 복잡한 전자 시스템을 요구하지는 않는 데이타 신호의 복잡성의 척도를 발생시키는 것이 바람직하다.
본 발명자들은 비디오 신호의 복잡성은 또한 원래의 비디오 신호에 대응되지만 보다 낮은 공간적 또는 시간적 해상도를 갖는 비디오 신호에서 정확히 반영될 것이라는 것을 깨달았다. 비디오 신호가 감소된 해상도 비디오 신호를 발생시키기 위해 적절히 서브샘플링되고, 그 감소된 해상도 비디오 신호가 VBR 엔코딩되면, 그 엔코딩 프로세스로부터 발생하는 비트의 수는 원래의 비디오 신호의 복잡성을 정확히 반영할 것이다.
본 발명의 원리에 따라서, 복잡성 결정 장치는 신호를 발생시키기 위해 데이타 신호원에 커플링된 서브샘플러 시스템을 포함한다. 가변 비트율(VBR) 엔코더는 서브샘플링된 신호에 응답하고, 서브샘플링된 신호를 나타내는 엔코딩된 신호를 발생시킨다. 카운터는 엔코딩된 신호내의 비트의 수를 축적하고, 축적된 비트의 수에 대응되는 복잡성 표시 신호를 발생시킨다.
감소된 해상도의 비디오 신호를 엔코딩하는 VBR 엔코더는 전해상도(full resolution) 비디오 신호를 위한 VBR 엔코더에 비하여 크기 및 복잡성이 크게 감소될 수 있다. 또한, 그러한 장치에 의한 복잡성 척도는 순방향 분석에 의해 발생될 수 있으며, 복잡성 척도가 나타내는 비디오의 프레임의 후속 프로세싱을 제어하는 데 이용될 수 있다.
본 발명은 순방향 분석을 사용하여 데이타 신호의 복잡성을 결정하기 위한 장치에 관한 것이다.
도 1 은 본 발명에 따른 복잡성 결정 장치를 포함하는 멀티플렉서 시스템의 블록도이다.
도 2 는 도 1 에 도시된 멀티플렉서 시스템에 사용될 수 있는 채널 프로세서의 블록도이다.
도 3 은 도 2 에 도시된 채널 프로세서에 사용될 수 있는 MPEG 엔코더의 이룹분의 블록도이다.
도 4 는 도 1 에 도시된 멀티플렉서 시스템에 사용될 수 있는 비트율 할당기의 블록도이다.
도 5 는 도 2 에 도시된 채널 프로세서에 사용될 수 있는 복잡성 분석기의 더욱 상세한 블록도이다.
도 1 은 본 발명을 합체한 멀티플렉서 시스템의 블록도이다. 도 1 에서 모든 신호경로는 단일 신호 라인으로 도시되었다. 그러나, 본 기술분야에 익숙한 자는 도시된 신호 경로가 병렬 또는 직렬로 멀티비트 디지털 신호를 전송할 수 있는데,병렬의 경우에, 신호 경로는 다중 신호 라인으로 구성되고, 직렬의 경우에 신호 경로는 단일 데이타 라인일 수 있거나 또는 데이타 및 클록 신호 라인을 포함할 수 있다. 본 발명의 이해에 밀접한 관계가 없는 다른 제어 및 클록 신호 경로는 단순화를 위해서 도면에서 생략되었다.
도 1 에서 복수의 입력단자(5)는 데이타 링크 위에서 함께 전송될 비디오 신호(채널 1 내지 채널 K)의 신호원(도시되지 않음)에 커플링된다. 복수의 입력단자 (5)는 대응되는 복수의 채널 프로세서(10)의 각각의 데이타 입력 단자에 커플링된다. 복수의 채널 프로세서(10)의 각각의 데이타 출력 단자는 멀티플렉서(MUX)(20)의 대응하는 데이타 입력단자(1 내지 K)에 커플링된다. 멀티플렉서(20)의 데이타 출력 단자는 멀티플렉서 시스템의 출력단자(15)에 커플링된다. 출력단자(15)는 전송 링크상에서 다중화된 데이타 스트림(WUX'ED DATA)을 전송하기 위한 유틸라이제이션 회로(Utilization circuitrt)(도시되지 않음)에 커플링된다.
복수의 채널 프로세서(10)의 각각은 또한 복잡성 출력 단자와 콘트롤 입력 단자를 포함한다 각각의 채널 프로세서의 각각의 복잡성 출력 단자는 비트율 할당기(30)의 대응되는 복잡성 입력 단자에 커플링되고, 비트율 할당기(30)의 각각의 할당 출력 단자는 복수의 채널 프로세서(10)의 대응되는 콘트롤 입력단자에 커플링된다.
동작시에, 각각의 채널 프로세서는 다음의 할당주기에 대해 그것에 할당된 비트율을 나타내는 콘트롤 입력 단자에서 신호를 수신한다. 그러면, 채널 프로세서는 다음 할당 주기에 대한 데이타 입력 단자에서 신호를 할당된 비트율로 디지털엔코딩된 신호로 엔코딩한다. 엔코딩된 데이타 신호는 멀티플렉서(20)의 대응되는 입력 단자에 공급된다. 멀티플렉서(20)는 모든 채널 프로세서로부터의 신호를 다중화된 데이타 스트림으로 조합하기 위해 알려진 방법으로 동작한다. 그러면, 다중화된 데이타 스트림은 역시 알려진 방법으로 전송을 위한 데이타 링크를 포함하는 회로로 공급된다.
앤코딩 프로세스 동안에, 채널 프로세서(10)는 엔코딩되는 신호의 코딩 복잡성을 나타내는 복잡성 출력 단자에서 신호를 발생한다. 비트율 할당기(30)는 채널 프로세서(10)의 복잡성 출력 단자로부터 신호를 수신하고, 모든 복잡성 신호에 기초하여 복수의 채널 프로세서(10) 중에서 다음의 할당 주기에 대한 비트율 할당을 동적으로 조정한다. 양호한 실시예에서, 더욱 복잡한 신호에는 덜 복잡한 신호보다 비교적 높은 비트율이 동적으로 할당된다. 비디오 신호의 복잡성을 결정하기 위한 장치와 복잡성에 기초하여 비트율을 할당하기 위한 다른 방법들이 아래에 기술된다.
도 2 는 도 1 에 도시된 멀티플렉서 시스템에 사용될 수 있는 채널 프로세서의 블록도이다. 도 2 에서 도 1 의 것과 유사한 소자는 동일한 도면부호로 표시되고 아래에서 상세히 기술되지 않는다. 도 2 에서 데이타 입력단자(5)는 비디오 신호원(도시되지 않음)에 커플링된다. 데이타 입력 단자(5)는 지연소자(12)의 입력단자와, 복잡성 분석기(16)의 입력 단자에 커플링된다. 지연소자(12)의 출력 단자를 일정 비트율(CBR) 엔코더(14)의 데이타 입려단자에 커플링된다. CBR 엔코더 (14)의 데이타 출력 단자는 멀티플렉서(MUX)(20)(제 1 도 참조)의 입력 단자에 커플링된다. 채널 프로세서(10)의 콘트롤 입력단자(CONTROL)는 CBR 엔코더(10)의 할당 입력단자(Q)(quota input terminal)에 커플링된다. 복잡성 분석기(16)의 출력단자는 채널 프로세서(10)의 복잡성 출력단자(COMPLEXITY)와, CBR 엔코더(14)의 복잡성 입력 단자(C)에 커플링된다.
동작시에, 복잡성 분석기(16)는 아래에 기술된 방법으로 데이타 입력단자(5)에서의 비디오 신호의 복잡성을 분석한다. 입력 신호의 복잡성을 표시하는 신호가 복잡성 분석기(16)의 출력 단자에서 발생된다. 복잡성 표시 신호는 CBR 엔코더 (14)와 비트율 할당기(30)(도 1 참조)에 공급된다. 이 복잡성 신호(또한 다른 채널 프로세서(10)의 복잡성 신호)에 응답하여, 비트율 할당기(30)는 이 채널 프로세서(10)에 할당된 비트율을 표시하는 신호를 이 채널 프로세서(10)(또한 다른 채널 프로세서(10))의 콘트롤 입력단자(CONTROL)에 공급한다. CBR 엔코더(14)는 일정 비트율로 엔코딩된 출력 신호를 발생시키기 위한 데이타 경로를 데이타 입력 단자와 데이타 출력 단자 사이에 제공한다. 채널 프로세서(10)의 콘트롤 입력단자 (CONTROL)로부터의 할당 입력단자(Q)에서의 신호와, 복잡성 분석기(16)로부터의 복잡성 입력단자(C)에서의 복잡성 신호에 응답하여 일정 비트율이 유지된다. 비디오 신호를 위한 양자화 스템 크기는 할당된 비트율과, 아래에서 기술되는 방법으로 현재 엔코딩되는 비디오 신호의 복잡성에 기초하여 제어된다.
지연소자(12)는 복잡성 분석기(16)가 복잡성 표시 신호를 발생시키고 또한 비트율 할당기(30)가 CBR 엔코더(14)를 위한 비트율 할당 신호를 발생시키기에 충분한 시간동안 비디오 신호를 지연시진다. 따라서, 비트율 할당 신호는 비디오 신호에 응답하여 그 할당 신호가 발생되는 비디오 신호와 동시에 CBR 엔코더(14)에 도달한다. 이것은 원하는 순방향 분석을 제공한다. 지연소자(12)는 알려진 방법으로 메모리 또는 다른 지연소자로 구성될 수 있거나, 비디오 신호의 복잡성에 응답하여 제어를 요구하치 않는 다른 프로세싱 회로 또는 전송 경로를 포함할 수 있다.
양호한 실시예에서, 각각의 CBR 엔코더(14)는 MPEG 에 의해 공표된 표준에 따른 비디오 신호를 압축 및 엔코딩 하는 MPEG 엔코더라고 지칭되는 엔코더이다. 도 3 은 MPEG 엔코더(14)의 일부분을 도시하는 블럭도이다. MPEG 엔코더(14)의 알려진 콤포넨트들은 아래에서 상세히 기술되지 않을 것이다. MPEG 엔코더들은 본 발명의 이해에 밀접하게 관련뢰지 않은 다른 소자들을 포함하는데, 그러한 소자들은 단순화를 위해서 도면으로부터 생략되었다.
도 3 에서, MPEG 엔코더(14)의 데이타 입력단자(DATA IN)는 압축 및 엔코딩 될 비디오 신호를 제공하는 지연소자(12)(도 2 참조)의 출력 단자에 커플링된다. 데이타 입력단자(DATA IN)는 프레임 버퍼(41)의 입력단자에 커플링된다. 프레임 버퍼(41)는 복수의 프레임 주기 지연라인과, 상이하지만 임시적으로 인접하는 프레임 또는 화상의 부분들을 나타내는 각각의 신호를 발생시키는 복수의 출력단자를 포함한다. 프레임 버퍼(41)의 복수의 출력단자는 움직임 추정기(42)의 대응되는 입력단자에 커플링된다. 움직임 추정기(42)의 출력 단자는 이산 코사인 변환(DCT)회로(43)에 커플링된다. DCT 회로(43)의 출력단자는 가변 양자화기(Qu) 회로(46)의 데이타 입력단자에 커플링된다. 가변 양자화기 회로(46)의 출력 단자는 가변장 코더(VLC)(47)의 입력 단자에 커플링된다. VLC(47)의 출력 단자는 출력 버퍼(48)의 입력 단자에 커플링된다. 출력 버퍼(48)의 데이타 출력 단자는 MPEG 엔코더 (14)의 데이타 출력단자(DATA OUT)에 커플링된다. MPEG 엔코더(14)의 데이타 출력 단자(DATA 0UT)는 멀티플렉서(도 1 참조)의 대응하는 입력 단자에 커플링된다.
MPEG 엔코더(14)의 할당 입력단자(Q)는 비트율 할당기(30)(도 1 참조)의 대응되는 할당 출력 단자에 커플링된다. MPEG 엔코더(14)의 할당 입력단자(Q)는 레콘레이터(49)의 제 1 콘트롤 입력단자에 커플링된다. MPEG 엔코더(14)의 복잡성 입력단자(C)는 복잡성 분석기(16)(도 2 참조)에 커플링된다. 복잡성 입력단자(C)는 비트율 레글레이터(49)의 제 2 콘트롤 입력단자에 커플링된다. 비트율 레글레이터(49)의 콘트롤 입력 단자에 커플링된다. 비트율 레귤레이터(49)의 콘트롤 출력단자는 가변 양자화기(46)의 콘트롤 입력단자에 커플링된다.
동작시에, MPEG 엔코더(14)는 할당 입력단자(Q)와 복잡성 입력단자(C)에서의 신호에 외해 결정된 일정 비트율로 그 데이타 입력 단자에서의 신호를 압축 및 엔코딩한다. 양호한 실시예에서, MPEG 엔코더(14)는 12 개의 순차적 프레임 또는 화상으로 각각 구성되는 일련의 화상 그룹(GOP)(groups of pictures)을 포함하는 비디오 신호를 엔코딩한다. GOP 의 지속시간은 MPEG 엔코더(14)를 위한 할당 주기이다. 각각이 GOP 에 대해서, MPEG 엔코더(14)는 비트율 할당기(30)(도 1 참조)로부터 새로운 비트율 할당과, 복잡성 입력 단자로부터 그 GOP 의 복잡성을 나타내는 신호를 수신한다.
프레임 버퍼(41)는 아래에 기술되는 방법으로 움직임 추정을 수행하기에 필요한 현재 엔코딩되는 GOP 내의 12 개의 프레임의 부분을 나타내는 데이타를 수신및 기억한다. 이 데이타는 움직임 추정기(42)에 공급된다. 양호한 실시예에서, 12 개의 프레임 또는 화상증의 첫번째 것은 기준 프레임(I 프레임)으로서 사용되고, 움직임 추정기를 통해서 DCT 회로(43)로 보내어진다. 프레임의 나머지에 대해서 , 움직임 벡터는 MPEG 표준 문헌에서 매크로블럭으로 지칭되는 화상 또는 프레임 내의 복수의 16 픽셀 X 16 라인 블럭중의 각각의 블럭에 대해서 움직임 추정기(42)내에서 선행 프레임(P 프레임)만으로부터 발생되거나, 선행 프레잉과 후속 프레임 (B 프레임) 둘 다로부더 보간된다(interpolate). 상기와 같이, 프레임 버퍼(41)는 움직임 추정기가 선행 프레임으로부터 추정을 수행하거나 또는 선행 프레임과 후속 프레임으로부터 보간을 수행하기에 필요한 데이타를 유지한다. 그러면, 특정 프레임에 대해 발생된 움직임 벡터는 추정되고 있는 프레임내의 실제 데이타와 비교되고, 움직임 차이 신호가 발생되고 DCT 회로(43)에 공급된다.
DCT 회로(43)에서, I 프레임으로부터의 공간 데이타외 16 픽셀 X 16 라인 매크로블럭과, I 프레임 및 B 프레임으로부터의 움직임 차이 신호는 MPEG 표준/문헌에 따라서 본 명세서의 나머지 부분에서 마이크로블럭으로 지칭되는 6 개의 8 픽셀 X 8 라인 블럭(4 개의 휘도 블럭과 2 개의 색도 블럭)으로 분할된다. 이산 코사인 변환은 각각의 마이크로블럭에 대해 수행된다. 그러면, 발생되는 DCT 계수의 8 X 8 블럭은 가변 양자화기(46)에 공급된다. 8×8 블럭의 계수들은 양자화되고, 지그-재그 순서로 주사되며 VLC(47)에 공급된다. GOP 를 나타내는 양자화된 DCT 계수와, 다른 지엽적 정보(엔코딩된 GOP 의 파라메터에 관련되는)는 VLC(47)에서 런길이 코딩(run-leugth coding)을 사용하여 엔코딩되고, 출력 버퍼(48)에 공급된다.
VLC(47)의 출력 비트율을 제어하고 따라서 MPEG 엔코더(14)를 위한 할당된 일정 비트율을 유지하기 위한 가장 직접적인 방법은 가변 양자화기(46)에서 각각의 블럭의 DCT 계수를 양자화하기 위해 사용되는 양자화 레벨의 수를 제어하는 것이라는 것이 알려졌다. 비트율 레귤레이터(49)로부터 가변 양자화기(46)에 공급되는 콘트롤 신호는 이 제어 기능을 수행한다. 각각의 GOP 주기에 대해서, 비트율 레귤레이터(49)는 비트율 할당몫과, 그 GOP 에 대한 복잡성 표시 신호를 수신한다. GOP 의 복잡성이 미리 알려지기 때문에, 양자화 스텝 크기는 GOP 의 각각의 프레임 내의 각각의 마이크로블럭에 대해 정확히 규정될 수 있다. 비트율 레귤레이터(49)는 그 GOP 주기에 대해 할당된 비트율을 유지하기 위해서 GOP 내의 각각의 마이크로 블럭이 양자화되는 적절한 수의 레벨을 설정하는 가변 야자화기(46)로 론트롤 신호를 공급한다. 또한, 도 3 에 가상선으로 도시되었듯이 출력 버퍼(48)로부터 GOP 를 엔코딩하는데 지금까지 사용된 비트수를 비트율 레귤레이터(49)가 콘트롤 입력 신호로서 사용하는 것도 가능하다.
양호한 실시예에서, 비트율 할당기(30)(도 1 잠조)는 복수의 채널 프로세서 (10)내의 여러가지 회로 콤포넨트에 커플링된 접속을 갖는 컴퓨터 시스템이다. 도 4 는 비트율 할당기(30)를 형성하는 하드웨어의 블럭도이다. 도 4에서 마이크로프로세서(P)(31)는 컴퓨터 시스템 버스(35)상에서 판독/기록 메모리(RAM)(32), 판독전용 메모리(ROM)(32) 및 입/출력(1/0) 콘트롤러(34)에 커플링된다. 도면을 단순화하기 위해서 도시되지 않은 대량기억장치 및 유저 터미널과 같은 컴퓨터 시스템의 다른 콤포넨트들이 있다 1/0 콘트롤러(34)는 복수의 채널 프로세서(10)(도 1 참조)의 대응되는 복잡성 출력 단자에 커플링된 복수의 입력단자(복잡성)와, 복수의 채널 프로세서(10)의 대응되는 할당몫 입력단자에 커플링되는 복수의 출력단자(할당몫)를 갖는다.
마이크로프로세서(31), RAM(32), ROM(33) 및 I/0 콘트롤러(34)는 ROM(33)내에 기억된 프로그램을 수행하고, RAM(32)내에 데이타를 기억 및 검색하며, I/O 콘트롤러(34)에 부착된 장치로부터 데이타를 수신하고 또한 그 장치로 데이타를 전송하기 위해 알려진 방법으로 컴퓨터 시스템으로서 동작한다. 복수의 채널 프로세서(도 1 참조)내에서 엔코딩되는 비디오 신호의 현재의 코딩 복잡성을 나타내는 데이타는 복잡성 입력 단자를 거쳐 1/0 론트롤러(34)에서 그 채널 프로세서의 대응되는 출력 단자로부터 수신된다. 마이크로프로세서(31)는 컴퓨터 시스템 버스(35)를 거쳐 그 신호들을 I/0 콘트롤러(34)로부터 검색하고, 각각의 엔코더에 대한 다음의 GOP 를 위한 비트의 할당몫을 결정하며, 할당몫 출력 단자를 거쳐서 복수의 채널 프로세서(10)중의 대응되는 하나에 그 할당몫을 나타내는 신호를 공급한다
MPEG 엔코더(14)(도 3 참조)에 의해 엔코딩되는 비디오 신호의 코딩 복잡성을 결정하는 양호한 방법은 엔코딩되는 비디오 신호에 대응되는 비디오 신호에 대해 동작하지만 감소된 해상도로 동작하는 VBR 엔코더를 사용한다. 도 5 는 이 방법에 따른 코딩 복잡성 신호를 발생시키는 복잡성 분석기(16)(도 2 참조)의 블럭도이다. 도 5 를 단순화하기 위해서 여러가지 클록과 콘트롤 신호가 도 5로부터 생략되었으나, 어떤 신호가 필요한지, 또한 이러한 신호의 필요한 타이밍과 전압 특성은 잘 이해된다.
도 5 에서, 앤티에일리어싱(antialiasing) 필터(62)와 서브샘플러(64)에 의해 형성되는 서브샘플링 시스템(60)과, VBR 엔코더(66)와, 비트 카운터(68)는 데이타 입력 단자(5)와 복잡성 줄력단자 복잡성 사이에 커플링된다. 데이타 입력 단자 (5)는 비디오 신호원(도시되지 않음)에 커플링되고, 복잡성 출력 단자는 비트율 엔코더(30)(도 1 참조)와 비트율 레귤레이터(49)(도 3 참조)에 커플링된다
동작시에, 복잡성이 분석되는 비디오 신호는 서브샘플링 서브시스텔(60)에 의해 먼저 프로세스된다. 앤티에일리어싱 필터(62)는 서브샘플링 동작으로부터 발생할 수 있는 아티팩트(artifact)(인공적 부산물)를 최소화하기 위해 알려진 방법으로 입력 비디오 신호를 필터링한다. 다음에는 이러한 필터링된 비디오 신호는 서브샘플러(64)내에서 서브샘폴링 된다. 서브샘플링은 신호의 공간 해상도를 감소시킬 것이다. 예로서, 한줄 건너서 한줄씩 생략되고, 나머지 라인의 한 픽셀 건너서 하나씩 생략되면, 발생되는 비디오 신호는 수직 및 수평 차원 둘 다에서 반만큼 서브 샘플링된다. 공간적으로 서브샘플링된 비디오의 결과적인 프레임은 원래의 비디오 신호내의 픽셀의 수의 1/4 을 갖는다. 또한 한 프레임 건너서 한 프레임씩 생략하는 것도 가능하다. 결과적인 비디오 신호는 다시 반만큼 시간적으로 서브샘플링된다. 앞서의 공간적 서브샘플링과 조합될 때에, 발생되는 서브샘플링된 신호는 원래의 비디오 신호내의 픽셀의 수의 1/8 올 갖는다. 그러나, 어느 차원에도 어떠한 서브샘를링 인자도 작용될 수 있다.
양호한 실시예에서, 원래의 비디오 신호(더 높은 해상도)는 국제 CCIR6이 표준 문헌에 규정된 공간 해상도(720 픽셀 X 480 라인)로 엔코딩된다. 이 비디오 신호는 352 픽셀 X 240 라인을 갖는 소형 이미지 포맷(SIF)로 지칭되는 것으로 보다 낮은 해상도 신호로 적절히 필터링되고 서브샘뜰링된다. SIF 비디오 신호의 GOP는 다음에는 VBR 엔코더(66)에 의해 엔코딩된다. 엔코딩된 GOP 내의 비트수는 비트 카운터(68)내에 축적된다. VBR 엔코더(66)에 대해 엔코딩된 GOP 내의 축적된 비트수는 G0P(XGop 로 표시된다)에 대한 코딩 복잡성이다. 이 복잡성 척도는 이 비디오 신호를 엔코딩하는 CBR 엔코더(14)에 공급된다.
N 으로 표시뢰는 GOP 내의 프레임 또는 화상의 수는 일반적으로 일정하다 그러나, N 은 변경될 수 있다. 또한, 다른 채널들이 다른 프레임율 또는 화상율로 동작할 수 있다. 예로서, 표준 비디오(미국에서)를 전송하는 채널은 초당 30 프레임으로 동작하고, 필름 이미지를 전송하는 채널은 초당 24 프레임으로 동작하며, 만화를 전송하는 채널은 초당 15 프레임으로 동작한다. 또한, 다른 채널은 GOP내에 다른 수의 화상 또는 프레임을 가질 수 있다. 따라서, 다른 채널이 다른 GOP 시간 주기를 갖는 것도 가능하다. 그러한 상태하에서 비트를 채널에 정확하게 할당하기 위해서, 그러한 상황에서 복수의 채널을 위한 GOP 코딩 복잡성 값은 각각의 채널에 대한 복잡성 분석기(16)로부터의 GOP 복잡성 값을 그 채널의 GOP 시간주기 (GOPtime. 으로 표시됨)로 나누므로써 비트율 할당기(30)내에서 정규화된 시간이다.
(방정식(1)참조): 다음에는 정규화된 GOP 코딩 복잡성 값(XnormGOP 로 표시될)은 비트를 다른 채널 가운데 할당하기 위해 사용된다.
전송을 간단히 하기 위해서, 코딩 복잡성 값(XGOP)은 스케일될 수 있다. 양호한 실시예에서, 이 값은 8 비트 숫자로 스케일된다. 이 스케일된 값은 비트율 할당기(30)(도 4 참조)로 보내어지고, 그러면 그것은 복수의 채널 프로세서(10) 각각에 대한 비트의 할당을 계산할 것이다. 또한, 컴퓨터 시스템이 예로서 기억장치 (도시되지 않음)내에 GOP 복잡성 값(XGOP)의 파일을 유지하는 것도 바람직할 수 있다.
아래의 논의에서, Xi는 i 번째 채널 프로세서로부터 XGOP또는 XnormGOP의 적절한 하나를 나타낼 것이다. 비트율 할당기(30)(도 1 참조)는 복수의 채널 프로세서(1O)를 형성하는 K 채널 프로세서 모두로부터의 코딩 복잡성 값(Xi)에 기초하여 전송 링크내의 이용가능한 비트의 할당을 나타내는 각각의 QUOTA 신호를 발생시킨다. 멀티플렉서(20)(도 1 참조)의 출력 단자로부터의 예정된 전송 링크 비트율(R로 표시됨)은 복수의 채널 프로세서(10) 가운데 할당되어, i 번째 채널 프로세서는 Ri는 표시된 비트율 할당을 수신한다.
전송 링크내에서 비트율을 다른 채널에 할당하는 한가지 방법은 복수외 채널프로세서(10)(도 1 참조) 모두에 대한 GOP 의 코딩 복잡성(Xi)에 기초한 선형 할당이다. 이 방법에서, 각각의 프로세서(i)는 그 엔코더(Xi)의 코딩 복잡성이 모든 엔코더의 전체 코딩 복잡성에 영향을 주기 때문에 전체 비트 용량(R)의 동일한 비율 (Ri)을 수신한다. (방정식 (2) 참조). 그러나, 더 낮은 할당에서 재생된 이미지의 질이 급격히 강하되는 낮은 비트율 할당이 있다는 것이 발견되었다.
전송 링크내에서 비트율을 다른 채널들에 할당하기 위한 다른 방법은 각각의 엔코더(i)에 최소 비트율 할당을 보장하고 방정식(2)에서와 같이 나머지 비트를 선형적으로 할당한다. (방정식(3) 참조). 각각의 채널은 채널을 통해서 전송된 비디오의 예상된 전체 복잡성과, 비디오 신호의 공급자에 대한 채널의 가격 설정에 따라서 다른 보장된 최소 비트율을 갖는다.
전송 링크내에서 다른 채널들에 비트틀 할당하는 또다른 방법은 각각의 엔코더(i)에 대한 가중인자(pi)를 제공하고, 가중인자(pi)에 의해 가중된 코딩 복잡성값(Xi)에 따라 비례적으로 비트를 할당한다. (방정식(4)참조), 방정식(3)의 보장된최소 할당법에서와 같이, 가중인자(Pi)는 채널을 통해 전송된 비디오 신호의 예상된 전체 복잡성과, 비디오 신호의 제공자에 대한 채널의 가격 설정에 의존할 수 있다.
전송 링크내에서 다른 채널들에 비트를 할당하는 양호한 방법은 방정식(4)의 가중된 할당과 방정식(3)의 보장된 최소 할당 방법의 조합이다. 이 방법에서, 각각의 채널은 최소 할당이 보장되고, 나머지 비트는 가중된 베이스로 할당된다. (방정식(5) 참조). 위에서와 같이, 보장된 최소 할당과 가중인자는 둘 다 채널상에시 전송된 비디오 신호의 예상된 전체 복잡성과, 비디오 신호의 제공자에 대한 채널의 가격 설정에 의존할 수 있다.
시스템의 다른 파라메터에 응답하여 비트 할당(Ri)을 더욱 정교하게 하는 것이 가능하다. 예로서, 더 높은 할당값에서 재생된 이미지의 품질의 더 이상의 개량이 가능하지 않은 상부 비트율 할당값이 있다는 것이 발견되었다. 따라서, 이상부 할당값을 초과하는 비트의 할당은 전송 링크내의 비트를 낭비한다. 또한, 전송 링크의 오퍼레이터는 각각의 채널에 대해 최대 비트율 할당(Rmin)(이것은 상기 상부 비트율 할당값을 반열할 수 있다) 또는 최소 비트율 할당(Rmin)을 부과할 수 있다. 또한, 각각의 엔코더내의 출력 버퍼(18)(도 2 참조)의 크기에 대한 제한으로 인해서, 채널에 대한 비트율 할당의 변경에 의해 각각 야기되는 버퍼 오버플로우 또는 언더플로우의 가능성을 최소화하기 위해서 그 채널에 대하여 한 GOP 로부터 다음 GOP 로의 비트율 할당의 증가(α) 또는 감소(β)의 최대 증분이 부과될 수 있다. 위에서와 같이, 상부 비트율 할당값, 최대 및 최소 비트율 할당값 및 증가 및 감소의 최대 증분은 다른 채널들에 대해 다를 수 있고, 이 채널을 통해 전송될 비디오 신호의 예상된 전체 복잡성과, 비디오 신호의 제공자에 대한 채널의 가격 설정에 의존할 수 있다.
그러한 한계가 멀티플렉서 시스템에 부과되면, 방정식(2), (3), (4) 또는 (5)에 따라서 비트율 할당이 계산된 후에, 그러한 비트율 할당은 그 채널에 대한 현재의 상부 및 하부 한계내에 있는지를 결정하기 위해 체크된다. 우선, 각각의 채널(i)에 대한 상부 및하부 한계가 결정된다. 어떤 할당몫 주기(k)에 대한 상부 한계 비트율 할당(Ri upper[k])은 앞의 할당몫 주기(k-1)에 걸친 최대 허용가능 증가된 할당과 최대 비트율 할당 한계의 최소치이다(방정식(6) 참조). 어떤 할당몫
주기(k)에 대한 하부 한계 리트 할당(Ri lower[k])은 앞의 할당몫 주기(k-1)에서의 최소 허용가능 감소된 할당과, 최소 비트율 할당 한계의 최대치이다(방정식(7) 참조). 다음에는 채널들에 대한 비트율 할당의 조정이 이루어진다.
어떤 채널에 대한 할당된 비트율이 둘중의 어느 한계값을 최과하면, 그 채널에 대한 비트율 할당은 그 한계값으로 설정되고, 이용가능한 나머지 비트율은 다른 채널들 가운데 재할당된다. 예로서, 방정식(2), (3), (4) 또는 (5)에서 계산된 채널(i)에 할당된 비트율이 방정식(6)에서 계산된 그 채널에 대한 상부 한계보다 크면, 채널(i)에 대한 비트율은 그 상분 한계(Ri upper)에 설정된다. 역으로, 비트율이 방정식(7)에서 계산된 하부 한계보다 작으면, 비트율은 그 하부 한계(Ri lower)로 설정된다. (방정식(8) 참조).
비트율 할당이 방정식(6), (7) 및 (8)의 제한 동작에 의해 변경되면, 나머지이용가능한 비트율은 방정식(2), (3), (4) 또는 (5)에 따라서 비-제한 채널 가운데에 재할당된다. 그러면, 이러한 채널들은 방정식(6), (7) 및 (8)의 한계에 대해 다시 체크된다. 이러한 사이클은 모든 비트율 할당이 완료될 때 까지 반복된다. 양호한 실시예에서, 할당몫 사이클은 한 주기로부터 다음 주기에서 채널내의 비트율 할당의 변화가 일반적으로 비교적 작도록 충분히 지속시간인 GOP 주기이다. 따라서, 방정식(6), (7) 및 (8)은 거의 호출되지 않는다.
상기 멀티플렉서 시스템은 연속 배치 시스템(collocated system)으로서 기술되었다. 그러나, 복수의 채널 프로세서(10)는 비트율 할당기(30)와 멀터플렉서 (20)로부터 원격 위치에 존재할 수 있다. 그러한 시스템에서, 통신 링크는 엔코더와 비트율 할당기 사이에 확립될 것이다. 이 경우에, 프로세서(10)와 멀티플렉서 사이에서 전송되는 비트중의 어떤 부분은 프로세서로부터의 복잡성 정보의 전송에 전용적으로 사용된다.
[발명의 효과]
감소된 해상도의 비디오 신호를 엔코딩하는 VBR 엔코더는 전해상도(full resolution) 비디오 신호를 위한 VBR 엔코더에 비하여 크기 및 복잡성이 크게 감소될 수 있다. 또한, 그러한 장치에 의한 복잡성 척도는 순방향 분석에 의해 발생될 수 있으며, 복잡성 척도가 나타내는 비디오의 프레임의 후속 프로세싱을 제어하는 데 이용될 수 있다.

Claims (13)

  1. 복잡성 결정 장치에 있어서,
    화상 프레임을 표시하는 데이타 신호원과,
    상기 데이타 신호원에 커플링되고, 상기 화상 데이타 신호를 나타내는 서브샘플링된 신호를 발생하기 위한 서브샘플러 시스템과,
    상기 서브샘블링된 신호에 응답하여, 상기 서브샘플링된 화상 신호를 나타내는 엔코딩된 신호를 발생하기 위한 가변 비트율(VBR) 엔코더와,
    상기 엔코딩된 신호내의 비트들의 수를 축적하고, 상기 축적된 비트들의 수에 대응되는 복잡성 표시 신호를 발생하기 위한 카운터를 포함하여,
    상기 복잡성 표시 신호는 상기 화상 프레임의 복잡성을 나타내는 복잡성 결정 장치.
  2. 제 1 항에 있어서,
    상기 서브샘플러 서브시스템은 상기 데이타 신호원에 커플링된 앤티에일리어싱 필터와,
    상기 앤티에일리어싱 필터에 커플링된 서브샘플러를 포함하는 복잡성 결정장치.
  3. 제 1 항에 있어서,
    상기 서브샘플러는 상기 화상 신호에 대응되고 공간적으로 서브샘플링된 상기 서브샘플링된 신호를 발생하는 복잡성 결정 장치.
  4. 제 3 항에 있어서,
    상기 서브샘플러는 상기 화상 신호에 대응되고 시간적으로 서브샘플링된 상기 서브샘플링된 신호를 발생시키는 복잡성 결정 장치.
  5. 제 1 항에 있어서,
    상기 데이타 신호원은 각 라인이 720 픽셀들을 포함하는 480 개의 라인들을 각각 포함하는 프레임들의 시켄스를 포함하는 CCIR 601 해상도를 가진 상기 화상 신호를 발생시키고,
    상기 서브샘플링 시스템은 각 라인이 352 픽셀들을 포함하는 240 개의 라인들을 각각 포함하는 프레임들의 시켄스를 포함하는 소형 이미지 포맷(SIF)을 가진 상기 서브샘플링된 신호를 발생하는 복잡성 결정 장치.
  6. 화상 데이타 신호를 나타내는 엔코딩된 신호를 예정된 일정 비트율로 발생하는 일정 비트율(CBR) 엔코더에 있어서,
    화상 프레임을 나타내는 상기 데이타 신호의 데이타 신호원과,
    상기 데이타 신호원에 커플링되고, 상기 화상 데이타 신호를 나타내는 서브샘플링된 신호를 발생하기 위한 서브샘플러 시스템과,
    상기 서브샘플링된 신호에 응답하여, 상기 서브샘플링된 화상 신호를 나타내는 엔코딩된 신호를 발생하기 위한 가변 비트율(VBR) 엔코더와,
    상기 엔코딩된 신호내의 비트들의 수를 축적하고, 상기 화상 신호를 위한 상기 축적된 비트들의 수에 대응되는 복잡성 표시 신호를 발생하기 위한 카운터와,
    상기 데이타 신호원에 커플링되고 콘트롤 신호에 응답하여, 상기 콘트롤 신호에 응답하여 변하는 양자화 스텝 크기를 가진 상기 화상 데이타 신호를 나타내는 양자화된 신호를 발생하기 위한 가변 양자화기와,
    상기 양자화된 신호에 응답하여, 상기 엔코딩된 신호를 발생하기 위한 엔코더와,
    상기 화상 복잡성 표시 신호에 응답하여, 상기 가변 양자화기내의 상기 양자화 스텝 크기가 변경되어 상기 엔코딩된 신호의 비트율을 상기 화상 데이타를 위한 상기 예정된 일정 비트율로 유지하도록, 상기 콘트롤 신호를 발생하기 위한 비트율 레귤레이터를 포함하는 일정 비트율 엔코더,
  7. 제 6항에 있어서,
    상기 데이타 신호원과 가변 양자화기 사이에 커플링되고, 상기 데이타 신호에 응답하여 상기 콘트롤 신호가 발생되는 상기 데이타 신호와 동시에 상기 콘트롤 신호가 가변 양자화기에서 수신되도록 시간 주기 동안 상기 데이타 신호를 지연시키기 위한 지연소자를 부가로 포함하는 일정 비트올 엔코더.
  8. 멀티플렉생 시스템에 있어서,
    복수의 데이타 신호원들과,
    복수의 입력 단자들과 하나의 출력 단자를 가진 멀티플렉서와,
    상기 데이타 신호원들 중의 각각에 커플링된 데이타 입력 단자와, 상기 데이타 입력 단자에서의 데이타 신호의 복잡성을 나타내는 신호를 발생하는 복잡성 출력 단자와, 콘트롤 입력 단자와, 상기 멀티플렉서의 입력 단자들 중의 각각데 커플링된 데이타 출력 단자를 각각 가지며, 상기 콘트롤 입력 단자에서의 신호에 응답하여 설정된 일정 비트율로 엔코딩된 신호를 발생하는 복수의 태널 프로세서들로서, 각가의 태널 프로세서는,
    채널 프로세서의 상기 데이타 입력 단자와 상기 데이타 출력 단자 사이에 커폴링된 데이타 경로와, 채널 프로세서의 상기 콘트롤 입력 단자에 커플링된 할당 몫 입력 단자를 갖고, 상기 엔코딩된 신호를 발생시키는 일정 비트율 엔코더와,
    상기 데이타 신호원에 커플링되고, 상기 데이타 신호를 나타내는 서브샘플링된 신호를 발생시키기 위한 서브샘플러 스스템과,
    상기 서브샘플링된 신호에 응답하여, 상기 서브샘플링된 신호를 나타내는 엔코딩된 신호를 발생시키기 위한 가변 비트율 엔코더와,
    상기 엔코딩된 신호내외 비트들의 수를 축적하고, 상기 축적된 비트를의 수에 대응되는 복잡성 표시 신호를 발생하는 카운터를 포함하는, 상기 복수의 채널 프로세서 들과,
    관련된 입력 단자와 출력 단자의 복수의 쌍들을 가지는 비트율 할당기로서,각 쌍은 상기 채널 프로세서들 중의 각각과 관련뢰고 상기 각각의 쌍의 상기 입력 단자는 상기 관련 채널 프로세서의 복잡성 출력 단자에 커플링되고, 상기 각각의 쌍의 상기 출력 단자는 상기 관련 채널 프로세서의 콘트롤 입력 단자에 커플링되고, 상기 관련 채널 프로세서의 상기 데이타 출력 단자에서의 신호의 비트율이 상기 관련 입력 단자에서의 신호에 의해 표시되는 상기 복잡성과 모든 상기 복수의 쌍들의 상기 입력 단자들에서의 신호들에 의해 표시되는 결합된 복잡성에 관련되도록 비트율 할당몫 신호를 발생시키는 상기 비트율 할당기를 포함하는 멀티플렉싱 시스템.
  9. 제 8 항에 있어서,
    상기 채널 프로세서는 채널 프로세서의 데이타 입력 단자와 상기 일정 비트율 엔코더의 상기 데이타 경로 사이에 커플링되고, 상기 데이타 신호에 응답하여 상기 비트율 할당몫 신호가 발생되는 상기 데이타 신호와 동시에 상기 비트율 할당몫 신호가 채널 프로세서의 상기 콘트롤 입력 단자에서 상기 비트율 할당기로부터 수신되도록 시간 주기동안 상기 데이타 신호를 데이타 입력 단자에서 지연시키기 위한 지연소자를 부가로 포함하는, 멀티플렉싱 시스템.
  10. 복잡성 결정 장치에 있어서,
    화상들(GOP)의 MPEG그룹을 나타내는 데이타 신호원과,
    상기 데이타 신호원에 커플링되고, 상기 화상 데이타 신호를 나타내는 서브샘플링된 신호를 발생하기 위한 서브샘플러 시스템과,
    상기 서브샘플링된 신호에 응답하여, 상기 서브샘플링된 화상 신호를 나타내는 엔코딩된 신호를 발생하기 위한 가변 비트율 엔코더와,
    상기 엔코딩된 신호내의 비트들의 수를 축적하고, 상기 축적된 비트들의 수에 대응되는 복잡성 표시 신호를 발생하기 위한 카운터를 포함하며,
    상기 복잡성 신호는 상기 화상들의 그룹의 상기 복잡성을 나타내는 복잡성 결정 장치.
  11. 제1항에 있어서, 상기 서브샘플러는 상기 화상 신호에 대응되고 시간적으로 서브샘플링된 상기 서브샘플링된 신호를 발생시키는 복잡성 결정 장치.
  12. 제1항에 있어서, 상기 복잡성 표시 신호는 상기 비트들의 수의 스케일링된 표시인 복잡성 결정 장치.
  13. 제1항에 있어서, 상기 스케일링된 표시는 8-비트 신호로 스케일링된 상기 비트들의 수인 복잡성 결정 장치.
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