Claims (5)
광대역 통신망의 비동기 전달모드와 물리계층간의 접속 시스템에 있어서, 물리계층의 전달매체 및 전달 속도를 지원하기 위한 송수신 ATM 계층 인터페이스(301,302) 및 송수신 물리계층(328,329); 범용 제어 프로세서와 상기 물리계층들과의 인터페이스가 용이하게 이루어지도록 하는 프로세서 인터페이스(330); 상기 인터페이스(301 내지 303)들에 접속되는 다양한 물리계층을 식별하기 위한 물리계층 식별자(304)를 구비하는 것을 특징으로 하는 비동기 전달모드 계층과 물리 계층간 접속 시스템.An access system between an asynchronous delivery mode and a physical layer in a broadband communication network, the system comprising: a transmit / receive ATM layer interface (301, 302) and a transmit / receive physical layer (328, 329) for supporting a transmission medium and a transmission rate of a physical layer; A processor interface 330 for facilitating an interface between a general purpose control processor and the physical layers; And a physical layer identifier (304) for identifying various physical layers connected to the interfaces (301 to 303).
제1항에 있어서, 상기 송수신 ATM 계층 인터페이스(301,302)는, 8비트 송신 셀 데이타 송신 셀 데이타 및 데이타에 대한 1비트 패리티를 전달하는 것을 특징으로 하는 비동기 전달모드 계층과 물리 계층간 접속 시스템.2. The system of claim 1, wherein the transmit / receive ATM layer interface (301, 302) transmits 1-bit parity for 8-bit transmit cell data transmit cell data and data.
제1항에 있어서, 상기 물리계층부는, ATM 계층과 물리계층 인터페이스(400)에 연결되어 제어 프로세서로부터의 주소 버스와 데이타 버스를 버퍼링하기 위한 프로세서 주소버퍼(401) 및 프로세서 데이타버퍼(402); 상기 프로세서 주소버퍼(401) 및 프로세서 데이타버퍼(402)에 연결되어 STM-1 물리계층 접속을 위한 STM-1 물리계층 제어기(405); 상기 STM-1 물리계층 제어기(405)에 연결되어 ATM 계층과 물리계층간의 셀 처리 속도차를 보정하기 위하여 일시적으로 셀 데이타를 저장하는 동기식 선입선출메모리(403); 상기 ATM 계층과 물리계층간 인터페이스(400)과 STM-1 물리계층 제어기(405)에 각각 연결되어 송신 셀 버스 및 수신 셀 버스를 통하여 셀 데이타를 전달하기 위한 제어신호를 발생하는 제어로직(404); 상기 STM-1 물리계층 제어기(405)에 연결되어 셀 송신시에는 바이트 정렬된 셀 데이타를 직렬데이타로 변환하는 병렬/직렬 변환기(406); 상기 STM-1 물리계층 제어기(405)에 연결되어 셀 수신시에는 1비트 직렬 데이타를 바이트 단위로 정렬된 셀 데이타로 변환하는 직렬/병렬 변환기(407); 상기 병렬/직렬 변환기(407) 및 직렬/병렬 변환기(406)에 연결되어 망으로 데이타를 송수신하기 위한 기준 클럭을 발생시키는 기준 클럭발생시(408); 상기 병렬/직렬 변환기(407) 및 직렬/병렬 변환기(406)에 연결되어 송신 시 병렬/직렬 변환기(406)으로부터의 전기적 신호를 광신호로, 수신시 광신호를 전기적인 신호로 변환시키는 광 트랜시버(409); 상기 ATM 계층과 물리계층간 인터페이스(400)에 연결되어 다양한 물리계층 처리부를 식별하기 위한 물리계층 식별부를 구비하는 것을 특징으로 하는 비동기 전달모드 계층과 물리 계층간 접속 시스템.The processor of claim 1, wherein the physical layer unit comprises: a processor address buffer 401 and a processor data buffer 402 connected to an ATM layer and a physical layer interface 400 for buffering an address bus and a data bus from a control processor; An STM-1 physical layer controller 405 connected to the processor address buffer 401 and a processor data buffer 402 for STM-1 physical layer connection; A synchronous first-in, first-out memory (403) connected to the STM-1 physical layer controller (405) for temporarily storing cell data to correct a difference in cell processing speed between the ATM layer and the physical layer; A control logic 404 connected to the ATM layer, an inter-physical layer interface 400, and an STM-1 physical layer controller 405, respectively, for generating control signals for transmitting cell data via a transmit cell bus and a receive cell bus; A parallel / serial converter 406 connected to the STM-1 physical layer controller 405 and converting byte-aligned cell data into serial data during cell transmission; A serial / parallel converter (407) connected to the STM-1 physical layer controller (405) for converting 1-bit serial data into cell data arranged in units of bytes upon reception of a cell; Reference clock generation (408) coupled to the parallel / serial converter (407) and serial / parallel converter (406) to generate a reference clock for transmitting and receiving data over a network; An optical transceiver connected to the parallel / serial converter 407 and the serial / parallel converter 406 to convert an electrical signal from the parallel / serial converter 406 into an optical signal when transmitting and an optical signal into an electrical signal when receiving. (409); And a physical layer identification unit connected to the ATM layer and the physical layer interface to identify various physical layer processing units.
제1항 및 제3항에 있어서, 상기 ATM 계층과 물리계층 인터페이스(400)에 연결되고 제어 프로세서에 물리계층부의 상태를 전달하는 OR 게이트(501); 상기 OR 게이트(501)의 출력신호에 연결되어 물리계층의 상태 정보를 프로세서 데이타 버스에 출력하는 비차폐 꼬인쌍 물리계층 제어기(502); 실제 라인으로부터 노이즈 및 전기적인 충격으로부터 내부 회로를 보호하는 트랜스포머(505); 상기 비차폐 꼬인쌍 물리계층 제어기(502)에 연결되어 상기 트랜스포머(505)로부터 클럭을 추출하고 수신한 라인 입력신호를 디지털 신호로 변환하고, 송신시 디지털 신호를 아날로그 라인 출력신호로 변환하는 트랜시버(503); 상기 트랜시버(503)에 연결되어 송수신 위상 동기 클럭의 기준 클럭으로 사용되는 기준 클럭을 발생하는 클럭발생기(504)를 구비하는 비차폐 꼬인쌍 물리계층 처리부를 포함하는 것을 특징으로 하는 비동기 전달모드 계층과 물리 계층간 접속 시스템.4. The system of claim 1 or 3, further comprising: an OR gate (501) connected to the ATM layer and the physical layer interface (400) and transferring a state of the physical layer portion to a control processor; An unshielded twisted pair physical layer controller 502 coupled to the output signal of the OR gate 501 and outputting state information of the physical layer to a processor data bus; A transformer 505 that protects the internal circuits from noise and electrical shock from actual lines; A transceiver connected to the unshielded twisted-pair physical layer controller 502 to extract a clock from the transformer 505, convert a received line input signal into a digital signal, and convert the digital signal into an analog line output signal during transmission; 503); And an unshielded twisted pair physical layer processor having a clock generator 504 coupled to the transceiver 503 for generating a reference clock used as a reference clock of the transmit / receive phase locked clock. Physical Layer Interconnection System.
제1항에 있어서, 상기 물리계층 식별자(304)는, 상기 ATM 계층과 물리계층간의 인터페이스를 이용하여 다양한 물리계층 처리부를 식별하기 위하여 2개의 비트를 할당하고, 비트의 조합으로 실제 접속된 물리계층의 종류가 STM-1, TAXI, DS3 혹은 비차폐꼬인쌍 물리계층 처리부인지를 구분하고, 상기 제어 프로세서가 식별코드를 읽어 접속된 물리계층 처리부의 종류를 식별하는 것을 특징으로 하는 비동기 전달모드 계층과 물리 계층간 접속 시스템.The physical layer identifier (304) of claim 1, wherein the physical layer identifier (304) allocates two bits to identify various physical layer processing units by using an interface between the ATM layer and the physical layer, and the physical layer actually connected by a combination of bits. Distinguish the type of STM-1, TAXI, DS3 or unshielded twisted pair physical layer processor, and identify the type of physical layer processor connected by reading the identification code from the control processor; Physical Layer Interconnection System.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.