KR20070052130A

KR20070052130A - Apparatus for matching heterogeneous interfaces in network system

Info

Publication number: KR20070052130A
Application number: KR1020050109797A
Authority: KR
Inventors: 이혜원
Original assignee: 삼성전자주식회사
Priority date: 2005-11-16
Filing date: 2005-11-16
Publication date: 2007-05-21

Abstract

본 발명은 네트워크 시스템의 이종 인터페이스 간 정합 장치에 관한 것으로, 보다 상세하게는 SPI-4(System Packet Interface Level 4) 인터페이스와 PCI(Peripheral Component Interconnect)-express 인터페이스를 사용하는 장치 간의 연결을 위한 정합 장치에 관한 것이다.The present invention relates to a matching device between heterogeneous interfaces of a network system, and more particularly, to a matching device for connection between a device using a System Packet Interface Level 4 (SPI-4) interface and a Peripheral Component Interconnect (PCI) -express interface. It is about.

본 발명에 따른 정합 장치는 SPI-4 패킷을 변환 계층과 데이터 링크 계층 패킷으로 변환 후 다중화하고 이를 물리 계층 패킷으로 변환한 뒤 인코딩하고 시리얼라이즈하여 PCI-express 인터페이스를 사용하는 주변 장치에게 전달하는 것을 특징으로 한다.The matching device according to the present invention converts an SPI-4 packet into a translation layer and a data link layer packet, multiplexes it, converts it into a physical layer packet, encodes it, serializes it, and delivers it to a peripheral device using a PCI-express interface. It features.

SPI-4, PCI-express, 정합 SPI-4, PCI-express, Matched

Description

Apparatus for matching heterogeneous interfaces in network system

도 1은 본 발명에 따른 정합 장치의 구성도.1 is a block diagram of a matching device according to the present invention.

도 2는 도 1의 PCI-express 패킷 변환부에서 패킷을 변환하는 동작을 나타내는 도면.FIG. 2 is a diagram illustrating an operation of converting a packet in the PCI-express packet converter of FIG. 1. FIG.

도 3은 도 1의 물리 계층 변환부에서 패킷을 변환하는 동작을 나타내는 도면.FIG. 3 is a diagram illustrating an operation of converting a packet in the physical layer converter of FIG. 1. FIG.

도 4는 도 1의 시리얼라이저/디시리얼라이저에서 패킷을 인코딩/디코딩하는 동작을 나타내는 도면.4 is a diagram illustrating the operation of encoding / decoding a packet in the serializer / deserializer of FIG.

종래의 네트워크 시스템은 중앙 처리 장치(CPU : Central Processing Unit)와 주변 장치들의 연결 방법으로 PCI(Peripheral Component Interconnect)라는 로컬 버스(Local Bus)를 사용하는 것이 일반적이다. PCI 버스는 동작 주파수가 33MHz로 낮아 데이터 처리 속도가 낮고 데이터 대역폭이 133MB/s로 낮아 대용량 데이터 처리에 적합하지 않다. 그리고 PCI 버스는 오직 1개의 주변 장치와 통신을 주고 받을 수 있으며, PCI 버스에 연결된 장치가 늘어날수록 버스 제어에 문제가 생길 수 있어, PCI 버스를 사용하는 장치의 성능을 발휘하는데 상당한 제약을 갖게 된다.Conventional network systems generally use a local bus (Peripheral Component Interconnect) as a method of connecting a central processing unit (CPU) and peripheral devices. The PCI bus has an operating frequency of 33MHz, low data throughput, and low data bandwidth of 133MB / s, making it unsuitable for large data processing. And the PCI bus can only communicate with one peripheral device, and as more devices are connected to the PCI bus, there may be problems with bus control, which places significant restrictions on the performance of devices using the PCI bus. .

이러한 PCI 버스의 단점을 보완하여 제안된 것이 PCI-express 버스이다. PCI-express 버스는 포인트 투 포인트 연결 방식을 사용하여 매개 장치가 정보를 입/출력할 때마다 각자 자신만의 운송 통로를 만들어 다른 매개 장치가 자신의 통로를 사용하지 못하도록 한다. 이때 각각의 통로는 서로 간섭하지 않으며 동시에 동작하는 것도 가능하고 대역폭을 같이 사용하는 것도 가능하기 때문에 이로써 PCI-express 버스는 정보 전송 효율에 상당한 효과가 있다.Complementing the shortcomings of the PCI bus is a PCI-express bus. The PCI-express bus uses a point-to-point connection that allows each device to enter and output information so that each device can use its own path to prevent other devices from using it. In this case, the PCI-express bus has a significant effect on information transmission efficiency because each passage does not interfere with each other and can operate simultaneously and use bandwidth together.

한편 고속의 대용량 데이터를 처리하기 위하여 차세대 통신 시스템에서는 네트워크 프로세서(NP : Network Processor)를 많이 사용하게 되는데, 이 NP는 10G급의 데이터 처리 용량을 가지며 외부 인터페이스로는 OIF(Optic Interworking Forum)에서 권고하는 10G급 SPI-4(System Packet Interface Level 4) Phase 2를 주로 지원한다. 따라서 차세대 통신 시스템은 주변 장치와의 연결을 위해서 SPI-4 인터페이스를 이용하여 구현될 가능성이 높아지고 있다. 또한 대용량 데이터를 처리하기 위해 높은 대역폭을 가지는 PCI-express 인터페이스를 사용하게 될 것이다.In the meantime, the next generation communication system uses a large number of network processors (NP) in order to process high-speed large data. This NP has a 10G data processing capacity and is recommended by the OIF (Optic Interworking Forum) as an external interface. It mainly supports 10G class SPI-4 (System Packet Interface Level 4) Phase 2. As a result, next-generation communication systems are more likely to be implemented using SPI-4 interfaces for connection to peripheral devices. It will also use a high bandwidth PCI-express interface to handle large amounts of data.

따라서 본 발명은 네트워크 시스템에서 SPI-4 인터페이스를 지원하는 NP와 PCI-express 인터페이스를 사용하는 다수의 주변 장치들 간의 인터페이스를 정합시키는 정합 장치를 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a matching device for matching an interface between a plurality of peripheral devices using an NP and a PCI-express interface supporting an SPI-4 interface in a network system.

이를 위해 본 발명은, SPI-4(System Packet Interface Level 4) 인터페이스와 PCI(Peripheral Component Interconnect)-express 인터페이스를 정합하는 장치에 있어서, SPI-4 인터페이스에서 사용되는 SPI-4 패킷을 저장하는 데이터 저장부; 상기 데이터 저장부에 저장된 SPI-4 패킷은 PCI-express 패킷으로 변환하고, 입력되는 PCI-express 패킷은 SPI-4 패킷으로 변환하여 상기 데이터 저장부에 저장하는 패킷 변환부; 상기 패킷 변환부에서 변환된 PCI-express 패킷은 다중화하고, 입력되는 다수의 상기 PCI-express 패킷은 역다중화하여 상기 패킷 변환부에 전달하는 다중화/역다중화부; 상기 다중화/역다중화부에서 다중화된 PCI-express 패킷은 물리 계층 패킷으로 변환하고, 입력되는 다수의 물리 계층 패킷은 상기 PCI-express 패킷으로 변환하여 상기 다중화/역다중화부로 전달하는 다수의 물리 계층 변환부; 및 상기 다수의 물리 계층 변환부와 일대일 대응하여 구비되고, 상기 물리 계층 변환부에서 변환된 물리 계층 패킷은 인코딩하고 시리얼라이즈(Serialize)하여 PCI-express 인터페이스를 사용하는 주변 장치에게 전송하고, 상기 주변 장치로부터 입력되는 패킷은 디시리얼라이즈(Deserialize)하고 디코딩함으로써 상기 물리 계층 패킷으로 변환하여 상기 물리 계층 변환부로 전달하는 다수의 시리얼라이저/디시리얼라이저를 포함하는 것을 특징으로 한다.To this end, the present invention, in the device to match the SPI-4 (System Packet Interface Level 4) interface and the Peripheral Component Interconnect (PCI) -express interface, the data storage for storing the SPI-4 packet used in the SPI-4 interface part; A packet converter converting the SPI-4 packet stored in the data storage into a PCI-express packet, and converting the input PCI-express packet into an SPI-4 packet and storing the SPI-4 packet in the data storage; A multiplexer / demultiplexer for multiplexing the PCI-express packets converted by the packet converter and demultiplexing the plurality of input PCI-express packets to the packet converter; PCI-express packets multiplexed by the multiplexer / demultiplexer are converted into physical layer packets, and a plurality of physical layer packets are converted to the PCI-express packet and transferred to the multiplexer / demultiplexer. part; And a one-to-one correspondence with the plurality of physical layer converters, and encodes, serializes, and transmits the physical layer packet converted by the physical layer converter to a peripheral device using a PCI-express interface, and the peripheral device. The packet input from the device may include a plurality of serializers / deserializers which are deserialized and decoded to convert the physical layer packet to the physical layer converter.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, with reference to the accompanying drawings will be described in detail the operating principle of the preferred embodiment of the present invention. In the following description of the present invention, detailed descriptions of well-known functions or configurations will be omitted if it is determined that the detailed description of the present invention may unnecessarily obscure the subject matter of the present invention. Terms to be described later are terms defined in consideration of functions in the present invention, and may be changed according to intentions or customs of users or operators. Therefore, the definition should be made based on the contents throughout the specification.

도 1은 본 발명에 따른 정합 장치로서, SPI-4 인터페이스를 지원하는 NP(10)와 PCI-express 인터페이스를 사용하는 다수의 주변 장치들(20 내지 24) 간의 인터페이스를 정합시키는 정합 장치(100)의 구성도이다. 1 is a matching device according to the present invention, the matching device 100 for matching the interface between the NP (10) supporting the SPI-4 interface and a plurality of peripheral devices 20 to 24 using the PCI-express interface The configuration diagram.

본 발명에 따른 정합 장치(100)는 송신 데이터 저장부(110), 송신 제어부(112), 수신 데이터 저장부(120), 수신 제어부(122), PCI-express 패킷 변환부(130), MUX/DEMUX(140 내지 144), 물리 계층 변환부(150 내지 158), 시리얼라이저/디시리얼라이저(Serializer/Deserializer)(160 내지 168)로 구성된다.The matching device 100 according to the present invention includes a transmission data storage unit 110, a transmission control unit 112, a reception data storage unit 120, a reception control unit 122, a PCI-express packet conversion unit 130, and a MUX / A DEMUX 140 to 144, a physical layer converter 150 to 158, and a serializer / deserializer 160 to 168 are included.

송신 데이터 저장부(110)는 NP(10)가 주변 장치들(20 내지 24)로 전송하는 데이터를 저장하고, 수신 데이터 저장부(120)는 주변 장치들(20 내지 24)이 NP(10)로 전송하는 데이터를 저장한다. 이러한 송신 데이터 저장부(110)와 수신 데이터 저장부(120)는 FIFO로 구현하는 것이 바람직하다.The transmission data storage unit 110 stores data transmitted from the NP 10 to the peripheral devices 20 through 24, and the reception data storage unit 120 includes the NP 10 from the peripheral devices 20 through 24. Save the data to be sent to. The transmission data storage unit 110 and the reception data storage unit 120 is preferably implemented as a FIFO.

송신 제어부(112)는 송신 데이터 저장부(110)의 상태 점검과 에러를 제어하고, 송신 데이터 저장부(110)의 상태에 따라 NP(10)에서 주변 장치들(20 내지 24)로 전송되는 데이터가 송신 데이터 저장부(110)에 저장되도록 한다. 보다 상세하게 송신 제어부(112)는 송신 데이터 저장부(110)의 상태를 점검하여, 클럭 신호 TSCLK에 맞춰 TSTAT 신호를 NP(10)에게 전송하여 송신 데이터 저장부(110)의 상태를 알린다. 그리고 송신 제어부(112)는 송신 데이터 저장부(110)의 상태를 점검하여 데이터를 저장할 공간이 존재하면, TCTL 제어 신호를 NP(10)에게 전송하여 송신 데이터 저장부(110)에 데이터를 저장할 수 있음을 알린다. 그러면 NP(10)는 클럭 신호 TDCLK에 맞춰 주변 장치들(20 내지 24)로 전송할 데이터들을 TDAT 신호로서 송신 데이터 저장부(110)에 전송한다. 이때 NP(10)로부터 전송되는 데이터는 SPI-4 패킷으로서 16비트 포맷으로 전송된다.The transmission control unit 112 controls the state check and the error of the transmission data storage unit 110 and the data transmitted from the NP 10 to the peripheral devices 20 to 24 according to the state of the transmission data storage unit 110. To be stored in the transmission data storage unit 110. In more detail, the transmission control unit 112 checks the state of the transmission data storage unit 110 and transmits a TSTAT signal to the NP 10 in accordance with the clock signal TSCLK to inform the state of the transmission data storage unit 110. The transmission control unit 112 may check the state of the transmission data storage unit 110 and transmit a TCTL control signal to the NP 10 to store the data in the transmission data storage unit 110 if there is a space to store the data. Announce that there is. Then, the NP 10 transmits data to be transmitted to the peripheral apparatuses 20 to 24 in accordance with the clock signal TDCLK to the transmission data storage 110 as a TDAT signal. At this time, the data transmitted from the NP 10 is transmitted in a 16-bit format as an SPI-4 packet.

이와 유사하게, 수신 제어부(122)는 수신 데이터 저장부(120)의 상태 점검과 에러를 제어하고, 수신 데이터 저장부(120)의 주변 장치들(20 내지 24)에서 NP(10)로 전송되는 데이터가 저장되는 상태에 따라 NP(10)로 전송되도록 한다. 보다 상세하게 수신 제어부(122)는 수신 데이터 저장부(120)의 상태를 점검하여, 클럭 신호 RSCLK에 맞춰 RSTAT 신호를 NP(10)에게 전송하여 수신 데이터 저장부(110)의 상태를 알린다. 그리고 수신 제어부(122)는 수신 데이터 저장부(120)의 상태를 점검하여 NP(10)에 전송할 데이터가 존재하면, RCTL 제어 신호를 NP(10)에게 전송하여 수신 데이터 저장부(120)에서 NP(10)로 전송할 데이터가 존재함을 알린다. 그러면 NP(10)는 클럭 신호 RDCLK에 맞춰 수신 데이터 저장부(120)에 저장되어 있는, 주변 장치들(20 내지 24)로부터 전송된 데이터들을 RDAT 신호로서 수신한다.Similarly, the reception controller 122 controls the state check and the error of the reception data storage unit 120 and is transmitted from the peripheral devices 20 to 24 of the reception data storage unit 120 to the NP 10. The data is transmitted to the NP 10 according to the state in which it is stored. In more detail, the reception control unit 122 checks the state of the reception data storage unit 120 and transmits an RSTAT signal to the NP 10 in accordance with the clock signal RSCLK to inform the state of the reception data storage unit 110. The reception control unit 122 checks the state of the reception data storage unit 120 and transmits an RCTL control signal to the NP 10 when there is data to be transmitted to the NP 10. Notify that there is data to be sent to (10). Then, the NP 10 receives the data transmitted from the peripheral devices 20 to 24 stored in the reception data storage 120 in accordance with the clock signal RDCLK as the RDAT signal.

그리고 송신 제어부(112)와 수신 제어부(122)는 각각 송신 데이터 저장부(110)와 수신 데이터 저장부(120)를 제어하여 송신 데이터 저장부(110)에 저장되어 있는 데이터가 PCI-express 패킷 변환부(130)에 전달되도록 하거나 PCI-express 패킷 변환부(130)로부터의 데이터가 수신 데이터 저장부(120)에 저장되도록 한다.In addition, the transmission control unit 112 and the reception control unit 122 control the transmission data storage unit 110 and the reception data storage unit 120 to convert the data stored in the transmission data storage unit 110 into the PCI-express packet. The data is transmitted to the unit 130 or the data from the PCI-express packet converter 130 is stored in the received data storage unit 120.

PCI-express 패킷 변환부(130)는 NP(10)로부터 전송받은 SPI-4 패킷 데이터를 PCI-express 패킷 데이터로 변환한다. 또는 주변 장치들(20 내지 24)로부터 전송받은 PCI-express 패킷 데이터를 SPI-4 패킷 데이터로 변환한다. The PCI-express packet converter 130 converts the SPI-4 packet data received from the NP 10 into PCI-express packet data. Alternatively, the PCI-express packet data received from the peripheral devices 20 to 24 is converted into SPI-4 packet data.

보다 상세히, PCI-express 패킷 변환부(130)는 도 2에 도시된 바와 같이 변환 계층(Transaction Layer)과 데이터 링크 계층(Data Link Layer)에 해당하는 변환을 수행한다. 먼저 SPI-4 패킷(200)에 헤더(210)를 붙여 변환 계층 패킷(220)을 생성한다. 그리고 변환 계층 패킷(220)에 패킷의 순서를 정한 번호인 패킷 시퀀스 번호(230)와 CRC(Cyclic Redundancy Checking)(240)를 붙여 데이터 링크 계층 패킷(250)으로 변환한다. 주변 장치들(20 내지 24)로부터 전송받은 PCI-express 패킷 데이터를 SPI-4 패킷 데이터로 변환할 경우에는 상기와 반대로 데이터 링크 계층 패킷(250)에서 패킷 시퀀스 번호(230)와 CRC(240)를 제거하여 변환 계층 패킷(220)으로 변환한 후 헤더(210)를 제거하여 SPI-4 패킷(200)만을 수신 데이터 저장부(120)로 전달한다.In more detail, the PCI-express packet converter 130 performs conversion corresponding to a translation layer and a data link layer, as shown in FIG. 2. First, the header layer 210 is attached to the SPI-4 packet 200 to generate the translation layer packet 220. In addition, a packet sequence number 230 and a cyclic redundancy checking (CRC) 240, which are numbers in which packets are ordered, are attached to the translation layer packet 220 to convert the data link layer packet 250. When converting the PCI-express packet data received from the peripheral devices 20 to 24 into SPI-4 packet data, the packet sequence number 230 and the CRC 240 are converted from the data link layer packet 250 in the reverse manner. After removing and converting the transform layer packet 220, the header 210 is removed to transfer only the SPI-4 packet 200 to the reception data storage 120.

MUX/DEMUX(140 내지 144)는 PCI-express 패킷 변환부(130)로부터 전달되는 데이터 링크 계층 패킷(250)을 다중화하여 다수의 물리 계층 변환부(150 내지 158) 로 전달한다. 반대로 다수의 물리 계층 변환부(150 내지 158)에서 전달되는 패킷을 역다중화하여 PCI-express 패킷 변환부(130)로 전달한다.The MUX / DEMUXs 140 to 144 multiplex the data link layer packets 250 transmitted from the PCI-express packet converter 130 and transmit the multiplexed data link layer packets 250 to the plurality of physical layer converters 150 to 158. On the contrary, the packets transmitted from the plurality of physical layer converters 150 to 158 are demultiplexed and transferred to the PCI-express packet converter 130.

물리 계층 변환부(150 내지 158)는 도 3(도 2와 동일 요소에 대해서는 동일한 도면 후보 사용)에 도시된 바와 같이, MUX/DEMUX(140 내지 144)로부터 전달되는 데이터 링크 계층 패킷(250)의 양단에 프레임(310, 320)을 붙여 물리 계층 패킷(330)으로 변환한다. 또는 시리얼라이저/디시리얼라이저(Serializer/Deserializer)(160 내지 168)로부터 전달되는 물리 계층 패킷(330)에서 프레임(310, 320)을 제거하여 데이터 링크 계층 패킷(250)으로 변환한다.The physical layer transform unit 150 to 158 may be configured to generate the data link layer packet 250 transmitted from the MUX / DEMUX 140 to 144, as shown in FIG. 3 (using the same drawing candidate for the same element as that of FIG. 2). Frames 310 and 320 are attached to both ends to convert the layer 310 into a physical layer packet 330. Alternatively, frames 310 and 320 are removed from the physical layer packet 330 transmitted from the serializer / deserializer 160 to 168 to be converted into the data link layer packet 250.

한편, 시리얼라이저/디시리얼라이저(Serializer/Deserializer)(160 내지 168)는 도 4(도 3과 동일 요소에 대해서는 동일한 도면 후보 사용)에 도시된 바와 같이, 각각 연결된 물리 계층 변환부(150 내지 158)로부터 전달되는 물리 계층 패킷(330)을 8비트씩 분류하고, 여기에 각각 1비트인 스타트 비트(Start Bit)(410)와 엔드 비트(End Bit)(420)를 붙인 후 시리얼라이즈(Serialize)하여 주변 장치들(20 내지 24)로 전송한다. 이렇게 8비트 패킷에 1비트씩 스타트 비트(410)와 엔드 비트(420)를 붙여 전송하는 것을 8B/10B 인코딩 스킴(Scheme)이라 한다. 반대로 주변 장치들(20 내지 24)로부터 시리얼(Serial) 형태로 입력되는 데이터는 디시리얼라이즈(Deserialize)한 후 8B/10B 디코딩 스킴을 통해 스타트 비트(410)와 엔드 비트(420)를 제거하여 물리 계층 패킷(330)으로 변환되어 물리 계층 변환부(150 내지 158)로 전달한다.Meanwhile, the serializer / deserializer 160 to 168 may be connected to the physical layer converters 150 to 158, respectively, as shown in FIG. 4 (using the same drawing candidate for the same element as that of FIG. Classifies the transmitted physical layer packet 330 by 8 bits, attaches a start bit 410 and an end bit 420, which are 1 bit to each, and serializes the peripheral bits. To the devices 20-24. The 8-bit / 10B encoding scheme (Scheme) is transmitted by attaching the start bit 410 and the end bit 420 one by one to the 8-bit packet. On the contrary, data input in the serial form from the peripheral devices 20 to 24 are deserialized and then physically removed by removing the start bit 410 and the end bit 420 through an 8B / 10B decoding scheme. The packet is converted into the layer packet 330 and transmitted to the physical layer converters 150 to 158.

이러한 정합 장치(100)는 FPGA(Field-Programmable Gate Array)로 구현되는 것이 바람직하다. 이때 FPGA의 NP(10)와의 SPI-4 인터페이스에는 16비트의 데이터 전송라인(TDAT, RDAT)을 사용하고 각 비트 당 622Mbps의 속도를 지원한다. 그리고 전송 제어 라인(TCTL, RCTL)은 각각 1비트의 1개 라인으로 할당되어 있고, 송신 데이터 저장부(110)와 수신 데이터 저장부(120)의 상태 점검과 에러 제어를 수행하기 위해 2비트의 상태 신호(TSTAT, RSTAT)가 할당되어 있으며, 클럭 신호 TSCLK, TDCLK, RSCLK, RDCLK는 각각 1라인씩 할당되어 있다. 따라서 16비트의 데이터가 한꺼번에 전송된다면 최고 16×622=10(Gbps)의 데이터 전송률을 가질 수 있다.The matching device 100 is preferably implemented with a field-programmable gate array (FPGA). In this case, 16-bit data transmission lines (TDAT, RDAT) are used for the SPI-4 interface with the NP 10 of the FPGA and 622Mbps is supported for each bit. The transmission control lines TCTL and RCTL are allocated to one line of 1 bit, respectively, and each of the two bits is used to perform state check and error control of the transmission data storage 110 and the reception data storage 120. Status signals TSTAT and RSTAT are allocated, and clock signals TSCLK, TDCLK, RSCLK, and RDCLK are allocated one line each. Therefore, if 16 bits of data are transmitted at once, it can have a data rate of up to 16 x 622 = 10 (Gbps).

그리고 FPGA의 주변 장치들(20 내지 24)과의 PCI-express 인터페이스에서는 송신과 수신이 합쳐져 하나의 레인(lane)을 형성하게 되는데 이러한 레인은 32개까지 적용될 수 있고(32배속) 따라서 ×1, ×2, ×4, ×8, ×16, ×32의 다양한 배속으로 사용할 수 있다. 한 레인은 250Mbps의 데이터 전송률을 가지며 레인이 늘어날수록 대역폭이 커져 더욱 높은 전송률을 가지게 된다.In the PCI-express interface with the peripheral devices 20 to 24 of the FPGA, transmission and reception are combined to form a lane, which can be applied up to 32 lanes (32 times speed). It can be used at various speeds of × 2, × 4, × 8, × 16, and × 32. One lane has a data rate of 250 Mbps, and the more lanes, the higher the bandwidth and the higher the rate.

본 발명은 통신 및 네트워크 시스템에서 SPI-4 인터페이스와 PCI-express 인터페이스의 정합이 필요한 경우, 본 발명과 같이 하드웨어로 로직(logic)을 쉽게 구현할 수 있다. 또한 점차적으로 고속화, 대용량화 되어 가는 통신 및 네트워크 시스템에 효율적으로 적용할 수 있다.According to the present invention, logic and hardware can be easily implemented in hardware as in the present invention when matching between the SPI-4 interface and the PCI-express interface is required in a communication and network system. In addition, it can be efficiently applied to communication and network systems that are gradually increasing in speed and capacity.

Claims

In a device for matching a System Packet Interface Level 4 (SPI-4) interface and a Peripheral Component Interconnect (PCI) -express interface,

A data storage unit for storing SPI-4 packets used in the SPI-4 interface;

A packet converter converting the SPI-4 packet stored in the data storage into a PCI-express packet, and converting the input PCI-express packet into an SPI-4 packet and storing the SPI-4 packet in the data storage;

A multiplexer / demultiplexer for multiplexing the PCI-express packets converted by the packet converter and demultiplexing the plurality of input PCI-express packets to the packet converter;

PCI-express packets multiplexed by the multiplexer / demultiplexer are converted into physical layer packets, and a plurality of physical layer packets are converted to the PCI-express packet and transferred to the multiplexer / demultiplexer. part; And

It is provided in one-to-one correspondence with the plurality of physical layer converters, and the physical layer packet converted by the physical layer converter is encoded, serialized and transmitted to a peripheral device using a PCI-express interface, and the peripheral device The packet input from the heterogeneous interface matching device of the network system comprises a plurality of serializer / deserializer to deserialize (Deserialize) and decodes the physical layer packet to be delivered to the physical layer conversion unit .

The method of claim 1,

And a controller for controlling the storage of the SPI-4 packet by checking a state and an error of the data storage unit.

The method of claim 1,

The data storage unit includes a transmission data storage unit storing an SPI-4 packet transmitted from a processor using the SPI-4 interface;

And a reception data storage unit for storing the SPI-4 packet converted by the packet conversion unit.

The method of claim 1,

The packet transform unit attaches a header to the SPI-4 packet to generate a transform layer packet, and then attaches a packet sequence number and a cyclic redundancy check (CRC) to the transform layer packet to attach the packet sequence number. The heterogeneous interface matching device of the network system, characterized in that for converting to the PCI-express packet.

The method of claim 4, wherein

The packet converter may remove the sequence number and the CRC from the input PCI-express packet to convert the packet into the transform layer packet, and then remove the header from the transform layer packet to convert the SPI-4 packet. Matching device between heterogeneous interfaces of a network system.

The method of claim 1,

And the plurality of physical layer conversion units respectively convert frames to both ends of the multiplexed PCI-express packet to convert the physical layer packets.

The method of claim 6,

And the plurality of physical layer conversion units respectively converts the frames to the PCI-express packet by removing the frame from the input physical layer packet.

The method of claim 1,

Each of the plurality of serializers / deserializers classifies the physical layer packet converted by the physical layer converter by 8 bits and encodes the classified 8-bit packet by attaching a start bit and an end bit of 1 bit, respectively. A matching device between heterogeneous interfaces of a network system.

The method of claim 8,

Wherein the plurality of serializers / deserializers respectively decode the start bit and the end bit from the deserialized packet to decode the start bit and the end bit.