Claims (8)
테스트 모드 및 쉬프트 모드신호에 응답하여 동작 모드가 결정되고, 정상 모드에서는 정상 동작 인에이블 신호를, 클럭 제어 모드에서는 "로우"레벨의 신호를, 부분 클럭킹 모드에서는 상기 클럭 제어 모드에서 입력된 테스트 동작 인에이블 신호를 각각 출력하기 위한 멀티플렉서; 클럭신호에 의해서 인에이블되고 상기 쉬프트 모드신호에 응답하여 상기 테스트 동작 인에이블 신호를 출력하기 위한 플립플롭; 및 상기 클럭신호에 응답하여 상기 멀티플렉서에 의해서 선택되는 신호를 래치하여 출력하기 위한 래치회로를 구비한 것을 특징으로 하는 클럭 제어회로.The operation mode is determined in response to the test mode and shift mode signals, the normal operation enable signal in the normal mode, the "low" level signal in the clock control mode, and the test operation input in the clock control mode in the partial clocking mode. A multiplexer for outputting each of the enable signals; A flip-flop that is enabled by a clock signal and outputs the test operation enable signal in response to the shift mode signal; And a latch circuit for latching and outputting a signal selected by the multiplexer in response to the clock signal.
제1항에 있어서, 상기 멀티플렉서는 상기 정상 동작모드에서 상기 정상 동작 인에이블 신호를 상기 클럭 제어모드에서 상기 "로우"레벨의 신호를, 상기 부분 클럭킹 모드에서 상기 클럭 제어모드에서 입력된 상기 테스트 동작 인에이블 신호를 출력하는 것을 특징으로 하는 클럭 제어회로.The test operation of claim 1, wherein the multiplexer inputs the normal operation enable signal in the normal operation mode to the low signal level in the clock control mode, and the test operation input in the clock control mode in the partial clocking mode. And a clock control circuit for outputting an enable signal.
제2항에 있어서, 상기 부분 클럭킹 모드는 상기 클럭 제어모드 동작을 수행한 후에 수행하는 것을 특징으로 하는 클럭 제어회로.The clock control circuit of claim 2, wherein the partial clocking mode is performed after the clock control mode operation is performed.
제1항에 있어서, 상기 래치회로는 상기 클럭신호의 제1상태에 응답하여 상기 멀티플렉서의 출력신호를 전송하기 위한 제1전송 게이트; 상기 전송 게이트의 출력신호를 버퍼하기 위하여 직렬 연결된 제1, 2인버터들; 상기 클럭신호의 제2상태에 응답하여 상기 제2인버터의 출력신호를 상기 제1인버터로 출력하기 위한 제2전송게이트; 및 상기 클럭신호 및 상기 제1인버터의 출력신호를 비논리곱하기 위한 NAND게이트를 구비한 것을 특징으로 하는 클럭 제어회로.2. The circuit of claim 1, wherein the latch circuit comprises: a first transfer gate for transmitting an output signal of the multiplexer in response to a first state of the clock signal; First and second inverters connected in series to buffer an output signal of the transmission gate; A second transfer gate configured to output an output signal of the second inverter to the first inverter in response to a second state of the clock signal; And a NAND gate for nonlogically multiplying the clock signal and the output signal of the first inverter.
복수개의 블럭들; 테스트 모드 및 쉬프트 모드신호에 응답하여 동작 모드가 결정되고, 정상 동작 모드에서는 클럭신호에 응답하여 정상동작 인에이블 신호를 상기 복수개의 블럭들로 각각 출력하고, 클럭 제어 모드에서는 상기 클럭신호에 의해서 인에이블되고 쉬프트 모드신호에 응답하여 클럭 제어 데이타 입력신호를 입력하고 쉬프트하여 출력하고, 부분 클럭킹 모드에서는 상기 클럭 제어모드에서 입력된 값을 상기 클럭신호에 응답하여 상기 복수개의 블럭들로 각각 출력하기 위한 상기 복수개의 블럭들을 제어하기 위한 복수개의 클럭 제어회로들을 구비한 것을 특징으로 하는 클럭 제어 시스템.A plurality of blocks; An operation mode is determined in response to a test mode and a shift mode signal. In a normal operation mode, a normal operation enable signal is output to the plurality of blocks in response to a clock signal, and in a clock control mode, the operation mode is output by the clock signal. And a clock control data input signal is input and shifted in response to the shift mode signal, and in the partial clocking mode, a value input in the clock control mode is output to the plurality of blocks in response to the clock signal. And a plurality of clock control circuits for controlling the plurality of blocks.
제5항에 있어서, 상기 복수개의 클럭 제어회로들의 각각은 상기 테스트 모드신호와 쉬프트 모드신호에 응답하여 "로우"레벨의 신호, 정상 동작 인에이블 신호, 및 테스트 동작 인에이블 신호를 선택하여 출력하기 위한 멀티플렉서; 상기 클럭신호에 의해서 인에이블되고 상기 쉬프트 모드신호에 응답하여 상기 테스트 동작 인에이블 신호를 출력하기 위한 플립플롭; 및 상기 클럭신호에 응답하여 상기 멀티플렉서에 의해서 선택된 신호를 래치하여 출력하기 위한 래치회로를 구비한 것을 특징으로 하는 클럭 제어회로.6. The method of claim 5, wherein each of the plurality of clock control circuits selects and outputs a signal of a "low" level, a normal operation enable signal, and a test operation enable signal in response to the test mode signal and the shift mode signal. Multiplexer; A flip-flop enabled by the clock signal and outputting the test operation enable signal in response to the shift mode signal; And a latch circuit for latching and outputting a signal selected by the multiplexer in response to the clock signal.
제6항에 있어서, 상기 멀티플렉서는 상기 정상 동작모드에서 상기 정상 동작 인에이블 신호를, 상기 클럭 제어모드에서 상기 "로우"레벨의 신호를, 상기 부분 클럭킹 모드에서 상기 클럭 제어모드에서 입력된 상기 테스트 동작 인에이블 신호를 출력하는 것을 특징으로 하는 클럭 제어회로.7. The test of claim 6, wherein the multiplexer inputs the normal operation enable signal in the normal operation mode, the "low" level signal in the clock control mode, and the test input in the clock control mode in the partial clocking mode. And a clock control circuit for outputting an operation enable signal.
제7항에 있어서, 상기 부분 클럭킹 모드는 상기 클럭 제어모드 동작을 수행한 후에 수행하는 것을 특징으로 하는 클럭 제어회로.The clock control circuit of claim 7, wherein the partial clocking mode is performed after the clock control mode operation is performed.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.