Claims (6)
실린더형 스토리지 노드를 갖는 반도체 장치의 커패시터에 있어서, 반도체 기판(10)상에 순차적으로 셩성된 층간절연막(12) 및 식각저지층(14)과 상기 층간절연막(12) 및 식각저지층(14)을 식각하여 형성된 콘택홀과 상기 콘택홀 영역상에 내측 실린더(16b)에 배해 상대적으로 낮은 높이에서 상기 내측실린더(16b)의 양측에 형성된 외측실린더(16a)를 갖는 실린더형 스토리지 노드(16)를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터.In a capacitor of a semiconductor device having a cylindrical storage node, an interlayer insulating film 12 and an etch stop layer 14 sequentially formed on a semiconductor substrate 10 and the interlayer insulating film 12 and an etch stop layer 14 are formed. A cylindrical storage node 16 having a contact hole formed by etching and an outer cylinder 16a formed on both sides of the inner cylinder 16b at a relatively low height, disposed on the inner cylinder 16b on the contact hole region. Capacitor of a semiconductor device comprising a.
반도체 기판(10)상에 층간절연막(12) 및 식각저지층(14)을 순차적으로 형성하고, 상기 층간절연막(12)및 식각저지층(14)을 식각하여 콘택홀을 형성한 후, 상기 콘택홀을 포함하여 상기 반도체 기판(10) 전면에 스토리지 노드용 폴리실리콘막(15)을 형성하는 공정과 상기 스토리지 노드용 폴리실리콘막(15)상에 제1포토레지스트(18)를 도포하고 패터닝하는 공정과 상기 제1포토레지스트(18)의 양측벽에 제1스페이서(20)를 형성하는 공정과 상기 제1포토레지스트(18) 패턴 및 상기 제1스페이서920)를 마스크로 사용하여 상기 스토리지 노드용 폴리실리콘막(15)의 노출된 부분을 실린더형 스토리지 노드의 외측실린더가 형성될 높이로 한정하여 1차 식각하는 공정과 상기 제1포토레지스트(18) 및 제1스페이서(20)를 제거하고, 상기 스토리지 노드용 폴리실리콘막(15)상에 하지막(20)을 형성한 후, 상기 하지막(22)상에 제2포토레지스트(24)를 도포하고 패터닝하는공정과; 상기 하지막(22)을 에치백하여 상기 스토리지 노드용 폴리실리콘막(15)의 식각되지 않은 부분의 양측벽에 제2스페이서(22a)를 형성하여 스토리지 노드의 외축실린더와 내측실린더가 형성될 영역을 제외한 부분의상기 스토리지 노드용 폴리실리콘막(15)의 표면을 노출시키는 공정과; 상기 제2포토레지스트(24) 패턴 및 상기제2스페이서(22a)를 마스크로 사용하여 상기 스토리지 노드용 폴리실리콘막(15)의 노출된 부분을 2차 식각하여 스토리지 노드(16)를 형성하는 공정ㅇ과 상기제2포토레지스트(24) 및 하지막(22), 그리고 상기 제2스페이서(22a)를 애싱하여 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.After the interlayer insulating layer 12 and the etch stop layer 14 are sequentially formed on the semiconductor substrate 10, the interlayer insulating layer 12 and the etch stop layer 14 are etched to form contact holes, and then the contact is formed. Forming a polysilicon layer 15 for a storage node on the entire surface of the semiconductor substrate 10 including holes, and applying and patterning a first photoresist 18 on the polysilicon layer 15 for the storage node. Forming a first spacer 20 on both sidewalls of the first photoresist 18 and using the first photoresist 18 pattern and the first spacer 920 as a mask. Limiting the exposed portion of the polysilicon layer 15 to the height at which the outer cylinder of the cylindrical storage node is to be formed, and performing primary etching and removing the first photoresist 18 and the first spacer 20, On the polysilicon film 15 for the storage node After forming the film 20, the step of applying and patterning a second photoresist (24) on said base film (22) and; The second spacer 22a is formed on both side walls of the non-etched portion of the polysilicon layer 15 for the storage node by etching back the base layer 22 to form an outer cylinder and an inner cylinder of the storage node. Exposing a surface of the polysilicon film 15 for the storage node except for a portion thereof; Forming the storage node 16 by second etching the exposed portion of the polysilicon layer 15 for the storage node using the second photoresist 24 pattern and the second spacer 22a as a mask. And a process of ashing and removing the second photoresist (24), the underlayer (22), and the second spacer (22a).
제2항에 있어서, 상기 제1스페이서(20)는 상기 제1포토레지스트(18)에 열 플로우 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법The method of claim 2, wherein the first spacer 20 is formed by performing a heat flow process on the first photoresist 18.
제2항에 있어서, 상기 하지막(22)은 PESiH4또는 SiO2또는 HTO중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법The method of claim 2, wherein the base layer 22 is formed using any one of PESiH 4, SiO 2, or HTO.
제2항에 있어서, 상기 스트리지 노드용 폴리실리콘막(15)은 약 8000A 정도의 범위내에서 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.The method of claim 2, wherein the polysilicon film for the strip node is formed in a range of about 8000A.
제2항에 있어서, 상기 스트리지 노드용 폴리실리콘막(15)은 약 3000A 정도의 범위내에서 1차 식각되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.3. The method of claim 2, wherein the polysilicon film for the strip node is first etched in the range of about 3000A.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.