KR970049692A - 교착 상태 방지를 위한 버스 유닛 - Google Patents

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KR970049692A
KR970049692A KR1019950064423A KR19950064423A KR970049692A KR 970049692 A KR970049692 A KR 970049692A KR 1019950064423 A KR1019950064423 A KR 1019950064423A KR 19950064423 A KR19950064423 A KR 19950064423A KR 970049692 A KR970049692 A KR 970049692A
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김한흥
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현대전자산업 주식회사
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Abstract

본 발명은 마이크로프로세서에서 외부 칩셋과 내부 유닛들과의 인터페이스(interface)를 담당하고 있는 교착 상태 방지를 위한 사이클 큐를 갖는 버스 유닛에 관한 것으로, 버스 유닛으로 들어오는 사이클 요청을 중재하여 가장 높은 우선 순위의 장치에 사이클 진행을 허가하는 사이클 요청에 대한 중재수단; 상기 중재수단으로부터 오는 사이클 승인 신호에 따라 후술할 사이클 큐에 저장할 것을 선택하는 큐 입력 다중화수단; 상기 큐 입력 다중화수단으로부터의 진행시켜야 할 사이클이 데이타 버스에 대해서 정렬이 되었는가를 검사하는 비정렬 사이클에 대한 검사수단; 상기 사이클 큐에 대한 제어를 위해 큐에 새로운 사이클을 저장하거나, 비정렬된 사이클에 대한 제어, 양보 조건이 없어지는 경우 사이클 재시작 및 사이클 큐를 비우는 큐 제어수단; 상기 큐 제어수단의 신호에 따라 상기 큐 입력 다중화수단 또는 비정렬 사이클에 대한 검사수단으로부터 오는 새로운 사이클을 받아들여 저장하거나, 사이클 진행이 완료된 큐를 지우는 사이클 큐를 구비하는 것을 특징으로 한다.

Description

교착 상태 방지를 위한 버스 유닛
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 펜티움 프로세서의 버스 인터페이스 유닛의 개략도.
제2도는 버스 인터페이스 유닛중 사이클 큐와 관련한 버스 유닛의 구성도.
제3도는 사이클 큐의 각 부분 예시도.
* 도면의 주요부분에 대한 부호의 설명
11 : 큐 입력 다중화부 12 : 사이클 큐
13 : 중재기 14 : 비정렬 사이클 검사부
15 : 큐 제어기

Claims (9)

  1. 버스 인터페이스 유닛에 있어서, 버스 유닛으로 들어오는 사이클 요청을 중재하여 가장 높은 우선 순위의 장치에 사이클 진행을 허가하는 사이클 요청에 대한 중재수단(13); 상기 중재수단(13)으로부터 오는 사이클 승인 신호에 따라 후술할 사이클 큐(12)에 저장할 것을 선택하는 큐 입력 다중화수단(11); 상기 큐 이력 다중화수단(11)으로 부터의 진행시켜야 할 사이클이 데이타 버스에 대해서 정렬이 되었는가를 검사하는 비정렬 사이클에 대한 검사수단(14); 상기 사이클 큐(12)에 대한 제어를 위해 큐에 새로운 사이클을 저장하거나, 비정렬된 사이클에 대한 제어, 양보 조건이 없어지는 경우 사이클 재시작 및 사이클 큐를 비우는 큐 제어수단(15); 상기 큐 제어수단(15)의 신호에 따라 상기 큐 입력 다중화수단(11) 또는 비정렬 사이클에 대한 검사수단(14)으로부터 오는 새로운 사이클을 받아들여 저장하거나, 사이클 진행이 완료된 큐를 지우는 사이클큐(12)를 구비하는 것을 특징으로 하는 교착 상태 방지를 위한 버스 유닛.
  2. 제1항에 있어서, 상기 사이클 큐(12)는, 버스 사이클 파이프라인을 적용하기 위해서 전체 파이프라인의 개수만큼의 큐 엔트리를 갖는 것을 특징으로 하는 교착 상태 방지를 위한 버스 유닛.
  3. 제2항에 있어서, 상기 다수의 큐 엔트리중 먼저 처리해야 할 것을 나타내기 위해 쉬프터 체인을 이용하는 것을 특징으로 하는 교착 상태 방지를 위한 버스 유닛.
  4. 제1항에 있어서는, 상기 사이클 큐(12)는, 사이클을 진행시키고 있다가 양보에 의해서 사이클이 정지한 경우, 다시 진행시킬 사이클이 있다는 것을 나타내기 위해서 할트(halt) 부분을 갖는 것을 특징으로 하는 교착 상태 방지를 위한 버스 유닛.
  5. 제4항에 있어서, 상기 할트 부분이 '1'인 동안에는 새로운 사이클을 받아들이지 않는 것을 특징으로 하는 교착 상태 방지를 위한 버스 유닛.
  6. 제1항에 있어서, 상기 사이클 큐(12)는, 사이클 주소를 저장하여 사이클의 재시작 및 바이트 인에이블 생성에 이용하는 교착 상태 방지를 위한 버스 유닛.
  7. 제1항에 있어서, 상기 사이클 큐(12)는, 실제 전송이 일어나고 있는 오퍼랜드의 크기를 나타내는 부분을 갖고 있는 것을 특징으로 하는 교착 상태 방지를 위한 버스 유닛.
  8. 제7항에 있어서, 상기 사이클 큐(12)는, 진행되고 있는 사이클의 종류를 나타내기 위한 부분을 갖고 있는 것을 특징으로 하는 교착 상태 방지를 위한 버스 유닛.
  9. 제1항에 있어서, 상기 사이클 큐(12)는, 재 사이클 큐의 엔트리에 유효한 사이클 정보가 저장되어 있다는 것을 나타내기 위해 유효비트를 갖고 있는 것을 특징으로하 하는 교착상태 방지를 위한 버스 유닛.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950064423A 1995-12-29 1995-12-29 교착 상태 방지를 위한 버스 유닛 KR0172310B1 (ko)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6202112B1 (en) * 1998-12-03 2001-03-13 Intel Corporation Arbitration methods to avoid deadlock and livelock when performing transactions across a bridge
KR100338954B1 (ko) * 1999-12-30 2002-05-31 박종섭 멀티-버스 컴퓨터 시스템의 데드록 회피 장치 및 방법
US6499077B1 (en) * 1999-12-30 2002-12-24 Intel Corporation Bus interface unit for reflecting state information for a transfer request to a requesting device
US6651124B1 (en) * 2000-04-28 2003-11-18 Hewlett-Packard Development Company, L.P. Method and apparatus for preventing deadlock in a distributed shared memory system
US6996645B1 (en) * 2002-12-27 2006-02-07 Unisys Corporation Method and apparatus for spawning multiple requests from a single entry of a queue
US20190020586A1 (en) * 2017-07-14 2019-01-17 Qualcomm Incorporated Selective insertion of a deadlock recovery buffer in a bus interconnect for deadlock recovery

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3866181A (en) * 1972-12-26 1975-02-11 Honeywell Inf Systems Interrupt sequencing control apparatus
US4409656A (en) * 1980-03-13 1983-10-11 Her Majesty The Queen, In Right Of Canada As Represented By The Minister Of National Defense Serial data bus communication system
US4667305A (en) * 1982-06-30 1987-05-19 International Business Machines Corporation Circuits for accessing a variable width data bus with a variable width data field
IT1227711B (it) * 1988-11-18 1991-05-06 Caluso Torino Sistema multiprocessore di elaborazione dati a risorse distribuite condivise e prevenzione di stallo.
US5201043A (en) * 1989-04-05 1993-04-06 Intel Corporation System using both a supervisor level control bit and a user level control bit to enable/disable memory reference alignment checking
US5265235A (en) * 1990-11-30 1993-11-23 Xerox Corporation Consistency protocols for shared memory multiprocessors
EP0537899B1 (en) * 1991-09-27 1999-12-15 Sun Microsystems, Inc. Bus arbitration architecture incorporating deadlock detection and masking
JPH0628499A (ja) * 1992-07-07 1994-02-04 Sharp Corp データ駆動型情報処理装置
US5434872A (en) * 1992-07-28 1995-07-18 3Com Corporation Apparatus for automatic initiation of data transmission

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