KR970049446A - 가산/감산기 - Google Patents
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Abstract
본 발명은 가산/감산기를 공개한다. 각각이 N비트인 두 수를 M(2이상의 자연수)으로 각각 분할하고, N/M비트로 분할된 두 수로 각각이 구성된 적어도 두 개 이상의 쌍들을 시간상으로 차이를 두어 가산 또는 감산하는 그 가산/감산기는, 제1제어신호에 응답하여 N/M비트로 구성된 한 수의 각 비트를 직렬로 저장하고 출력하는 제1저장수단과, 제2제어신호에 응답하여 N/M비트로 구성된 다른 수의 각 비트를 직렬로 저장하고 출력하는 제2저장수단과, 가산인가 감산인가를 선택하는 제1선택신호와 제2저장수단과, 가산인가 감산인가를 선택하는 제1선택신호와 제2저장수단의 출력을 배타적 논리합하여 출력하는 배타적 논리합과, 제1저장수단의 출력과 배타적 논리합의 출력을 가산하여 캐리 및 N/M비트의 합을 출력하는 N/M비트 가산수단과, 제3제어신호에 응답하여 캐리를 직렬로 저장하고 출력하는 제3저장수단과, 제2선택신호에 응답하여 제1선택신호와 제3저장수단의 출력을 선택적으로 가산수단의 캐리입력으로 출력하는 선택수단과, 제3제어신호에 응답하여 합을 직렬로 저장하고 연산된 하나의 결과값으로 출력하는 제4저장수단과, 및 제4제어신호에 응답하여 합을 직렬로 저장하고 연산된 다른 결과값으로 출력하는 제5저장수단을 구비하고, 제3제어신호 또는 제4제어신호의 발생에 대응하여 제1제어신호 또는 제2제어신호가 각각 발생되는 것을 특징으로 하고, 가산/감산기능을 동시에 수행하면서도 연산할 수의 비트수에 무관하게 칩 사이즈가 줄어드는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 가산/감산기의 회로도이다.
Claims (2)
- 각각이 N비트인 두 수를 M(2이상의 자연수)으로 각각 분할하고, N/M비트로 분할된 두 수로 각각이 구성된 적어도 두 개 이상의 쌍들을 시간상으로 차이를 두어 가산 또는 감산하는 가산/감산기에 있어서, 제1제어신호에 응답하여 상기 N/M비트로 구성된 한 수의 각 비트를 직렬로 저장하고 출력하는 제1저장수단; 제2제어신호에 응답하여 상기 N/M비트로 구성된 다른 수의 각 비트를 직렬로 저장하고 출력하는 제2저장수단; 가산인가 감산인가를 선택하는 제1선택신호와 상기 제2저장수단의 출력을 배타적 논리합하여 출력하는 배타적 논리합; 제1저장수단의 출력과 상기 배타적 논리합의 출력을 가산하여 캐리 및 N/M비트의 합을 출력하는 N/M비트 가산수단; 제3제어신호에 응답하여 캐리를 직렬로 저장하고 출력하는 제3저장수단; 제2선택신호에 응답하여 제1선택신호와 상기 제3저장수단의 출력을 선택적으로 가산수단의 캐리입력으로 출력하는 선택수단; 제3제어신호에 응답하여 합을 직렬로 저장하고 연산된 하나의 결과값으로 출력하는 제4저장수단; 및 제4제어신호에 응답하여 상기 합을 직렬로 저장하고 연산된 다른 결과값으로 출력하는 제5저장수단을 구비하고, 상기 제3제어신호 또는 상기 제4제어신호의 발생에 대응하여 상기 제1제어신호 또는 상기 제2제어신호가 각각 발생되는 것을 특징으로 하는 가산/감산기.
- 상기 제1항에 있어서, 상기 제1저장수단은 상기 N/M비트로 구성된 한 수의 각 비트를 데이타 입력하고, 상기 제1제어신호를 클럭입력하고, 정출력은 상기 N/M가산기로 출력되는 제1 D플립플롭을 구비하고, 상기 제2저장수단은 상기 N/M비트로 구성된 다른 수의 각 비트를 데이타 입력하고, 상기 제2제어신호를 클럭입력하고, 정출력은 상기 배타적 논리합으로 출력되는 제2 D플립플롭을 구비하고, 상기 선택수단은 상기 제2선택신호에 응답하여 상기 제1선택신호 및 상기 제3저장수단의 출력을 선택적으로 상기 캐리입력으로서 출력하는 멀티플렉서를 구비하고, 상기 제3저장수단은 상기 캐리를 데이타 입력하고, 상기 제3제어신호를 클럭입력하고, 정출력은 상기 멀티플렉서로 입력되는 제3 D플립플롭을 구비하고, 상기 제4저장수단은 상기 합을 데이타 입력하고, 상기 제3제어신호를 클럭입력하고, 정출력은 상기 결과값으로 출력되는 제4 D플립플롭을 구비하고, 상기 제5저장수단은 다른 상기 합을 데이타 입력하고, 상기 제4제어신호를 클럭입력하고, 정출력은 상기 다른 결과값으로 출력되는 제5 D플립플롭을 구비하는 것을 특징으로 하는 가산/감산기.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052724A KR0161478B1 (ko) | 1995-12-20 | 1995-12-20 | 가산/감산기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052724A KR0161478B1 (ko) | 1995-12-20 | 1995-12-20 | 가산/감산기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970049446A true KR970049446A (ko) | 1997-07-29 |
| KR0161478B1 KR0161478B1 (ko) | 1999-01-15 |
Family
ID=19441892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950052724A KR0161478B1 (ko) | 1995-12-20 | 1995-12-20 | 가산/감산기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0161478B1 (ko) |
-
1995
- 1995-12-20 KR KR1019950052724A patent/KR0161478B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0161478B1 (ko) | 1999-01-15 |
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