KR970031390A - 비터비 디코더의 분기 메트릭 계산회로 - Google Patents
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- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
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- H03M13/65—Purpose and implementation aspects
- H03M13/6502—Reduction of hardware complexity or efficient processing
Abstract
본 발명은 비터비 디코더중 분기 메트릭을 계산하는 과정중에서 상승 부호화기에서 부호화된 데이터들의 천이 가능한 모든 경우에 해당하는 분가의 값들을 디코더에서 사용하도록 하기 위하여 각 분기를 계산하는 부분에 이 값들을 조합 논리를 이용하여 발생하도록 함으로써, 칩 크기를 감소시키고 불필요한 연산수를 줄이도록 하는 비터비 디코더의 분기 메트릭 계산회로에 관한 것인 바, 그 특징은 비터비 디코더의 2개의 각 입력 채널(X)(Y)에 대하여 고정된 조합논리로 개별적인 분기 메트릭을 계산하여 발생시키는 각각의 분기 메트릭 발생수단(10)(20)과, 상기 분기 메트릭 발생부의 출력을 받아서 그 총 합을 계산하여 전체의 분기 메트릭을 계산하는 분기 메트릭 가산수단(30)으로 구성함에 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2도는 본 발명에 의한 분기 메트릭 계산회로의 일 실시예를 보인 블럭도.
Claims (6)
- 비터비 디코더의 각 입력 채널에 대하여 고정된 조합논리로 개별적인 분기 메트릭을 계산하여 발생시키는 각각의 분기 메트릭 발생수단(10) (20)과, 상기 분기 메트릭 발생부의 각 출력을 받아서 그 총합을 계산하여 전체의 분기 메트릭을 계산하는 분기 메트릭 가산수단(30)으로 구성함을 특징으로 하는 비터비 디코더의 분기 메트릭 계산회로.
- 제1항에 있어서, 상기 분기 메트릭 발생수단(10)(20)은 n비트의 개별 채널을 입력받기 위한 다수의 n비트 1채널 입력부(11)(12)와, 상기 n비트 1채널 입력부를 통하는 입력에 대하여 시간적인 지연없이 바로 연산을 수행하여 회로속에 기억되어 있는 정보를 출력하는 조합 논리부(12)(22)와, 상기 1비트 채널 입력부와 조합 논리부의 두 출력신호를 이용하여 각 채널의 분기 메트릭을 계산하는 채널 분기 메트릭 계산부(13)(23)로 구성함을 특징으로 하는 비터비 디코더의 분기 메트릭 계산회로.
- 제1항 및 제 2항에 있어서, 상기 분기 메트릭 발생수단은 n개의 입력 채널에 대하여 병렬로 연결된 n개의 채널 분기 메트릭 계산부(B(1)∼B(m+l))를 갖는 것을 특징으로 하는
- 제 2항 및 제 3항에 있어서, 상기 채널 분기 메트릭 계산부(13)(23)(B(1)∼B(m+1))는 조합 논리부에서 발생하는 1비트의 출력 논리에 대하여 각각 "1"은 VDD로 "0"은 접지로 연결하여 사용함을 특징으로 하는 비터비 디코더의 분기 메트릭 계산회로.
- 제2항 및 제 3항에 있어서, 상기 채널 분기 메트릭 계산부(13)(23)(B(1)∼B(m+1))는 조합 논리부에서 발생하는 1비트의 출력 논리에 대하여 n비트로 소프트 결정한 데이터 형태로 변환하기 위하여 "0"은 n번의 "0"으로, "1"은 n번의 "1"로 확장하여 사용함을 특징으로 하는 비터비 디코더의 분기 메트릭 계산회로.
- 제 2항 및 제 3항에 있어서, 상기 채널 분기 메트릭 계산부(13)(23)(B(1)∼B(m+1))는 조합 논리부에서 발생하는 1비트의 출력 논리에 대하여 "0"은 최하위 비트의 값으로, "1"은 최상위 비트로 확장하여 사용함을 특징으로 하는 비터비 디코더의 분기 메트릭 계산회로.※ 참고사항:최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950043496A KR0180305B1 (ko) | 1995-11-24 | 1995-11-24 | 비터비 디코더의 분기 메트릭 계산회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950043496A KR0180305B1 (ko) | 1995-11-24 | 1995-11-24 | 비터비 디코더의 분기 메트릭 계산회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970031390A true KR970031390A (ko) | 1997-06-26 |
| KR0180305B1 KR0180305B1 (ko) | 1999-04-01 |
Family
ID=19435568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950043496A KR0180305B1 (ko) | 1995-11-24 | 1995-11-24 | 비터비 디코더의 분기 메트릭 계산회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0180305B1 (ko) |
-
1995
- 1995-11-24 KR KR1019950043496A patent/KR0180305B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0180305B1 (ko) | 1999-04-01 |
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