KR970029339A

KR970029339A - 비디오 레코더의 동기 제어 신호를 발생시키는 방법 및 회로

Info

Publication number: KR970029339A
Application number: KR1019960050532A
Authority: KR
Inventors: 마르 페터; 레이너 게르하르트
Original assignee: 헤르메스 뵈르데만; 도이치 톰슨-브란트 게엠베하
Priority date: 1995-11-02
Filing date: 1996-10-31
Publication date: 1997-06-26
Also published as: EP0772190A3; EP0772190A2; MY128716A; JPH09171662A; DE19540752A1; CN1121115C; US5911034A; KR100416868B1; CN1152838A; DE59611040D1; JP3809235B2; EP0772190B1

Abstract

비디오 레코더, 특히 디지탈 비디오 레코더의 동기 제어 신호를 발생시키기 위해 비디오 프레임의 초기와 일치하는 스캐너 모터의 위치 펄스가 시간 제로점으로서 이용되다. 제어 신호의 변화가 발생하는 시간 마커는 이러한 시간 제로점으로부터 시작하여 산정된다. 이러한 시간 마커와 시간 마커에서 발생하는 비트 패턴은 데이터 워드로서 데이터 필드에 저장되며 대응하는 시간 마커를 위해 대응하는 데이터 워드는 병렬로 즉, 동기 출력된다. 마이크로 제어기 및 제어 가능한 출력 메모리에 의해 구체화될 수 있으며 마이크로 제어기는 캡쳐 레지스터와, 타이머와, 산정 장치와, 비교기의 기능을 포함한다.

Description

비디오 레코더의 동기 제어 신호를 발생시키는 방법 및 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 상부에서 본질적 신호의 타이밍도를 도시하며 하부에서 관련된 데이터 필드를 갖는 타임 마커를 도시하는 도면.

Claims

비디오 레코더, 특히 디지탈 비디오 레코더를 위한 동기성 디지탈 제어 신호를 생성시키는 방법에 있어서, (a) 시간 제로점(t₀)의 한정을 위해 사용되는 위치 펄스(PU)의 수신 단계 및 헤드 레벌루션의 주기를 한정하는 단계와, (b) 다음 주기를 위해 필요한 상기 제어 신호의 모든 시간 마커(t₁, t₂, …)와 시간 마커에 속하는 상기 제어 신호의 상기 비트 패턴의 산정 단계와, (c) 시간 마커(t₁-t_n) 및 출력될 상기 비트 패턴의 저장 단계와, (d) 상기 대응 시간 마커를 위한 대응 비트 패턴의 병렬 출력 단계를 포함하는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법.
제1항에 있어서, 상기 시간 제로점(t₀)은 비디오 프레임(F)의 개시와 일치하는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법.
제1항 또는 제2항에 있어서, 시간 마커(t₁,…t_n)의 상기 비트 패턴은 K비트의 폭을 갖는 데이터 워드로서 저장되는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법.
제3항에 있어서, 상기 데이터 워드는 데이터 필드로서 저장되는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법.
제4항에 있어서, 상기 시간 마커(t₁)의 데이터 워드는 상기 앞선 시간 마커(t_1-1)가 일단 통과하면 시간 마커(t₁)의 도달과 함께 데이터 워드의 출력을 실행하는 출력 메모리안으로 로드되는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 위치 신호(PU)는 상기 스캐너 모터상의 센서에 의해 생성되는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법.
제1항 내지 제6항 중 어느 한 항에 따르는 방법을 실행하는 회로에 있어서, 상기 위치 펄스(PU)를 수신하는 캡쳐 레지스터(3)의 기능성 블록을 갖도록 하는 마이크로제어기(1) 및 제어가능한 출력 메모리(2), 타이머(4), 산정 장치(5), 상기 산정 장치(5)에 의해 제공되는 상기 시간 마커의 상기 바람직한 값을 상기 타이머(4)의 상기 현 시간 마커와 비교하는 비교기(6)를 포함하며 동일할 경우 상기 산정 장치(5)로부터 출력될 상기 데이터 워드를 로드하는 상기 제어 가능한 출력 메모리(2)는 상기 데이터 워드를 출력하는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법 실행 회로.
제7항에 있어서, 상기 제어가능한 출력 메모리(2)는 래치(2)에 의해 구체화되는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법 실행 회로.
제8항에 있어서, 스트로브 펄스를 생성하기 위한 플립 플롭(7)은 상기 래치(2)와 상기 비교기(6) 사이에 배열되며 그 플립 플롭의 상기 세트 입력은 상기 비교기(6)에 의해 구동되고 그 플립 플롭의 상기 리세트 입력은 상기 산정 장치(5)에 의해 구동되는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법 실행 회로.
제9항에 있어서, 상기 시간 마커(t₁)의 출력될 상기 데이터 워드는 상기 산정 장치(5)로부터 직렬 버스를 거쳐 상기 래치(2)를 위해 상기 데이터의 조건을 설정하는 직렬/병렬 컨버터(8)내로 통과되는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법 실행 회로.
제10항에 있어서, 상기 직렬/병렬 컨버터(8) 및 상기 래치(2)는 PLD(9)에 의해 형성되며 시간 마커(t₁)의 출력될 상기 데이터 워드는 상기 클럭 입력 및 상기 PLD(9)의 데이터 입력에 의해 상기 PLD(9)내로 클럭되며 스트로브 펄스에 의해 상기 PLD(9)의 출력 래치(10)내로 로드되어 출력되는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법 실행 회로.
제11항에 있어서, 시간 마커(t₁)의 상기 데이터 워드가 일단 상기 PLD(9)의 상기 래치(10)에 의해 출력되면 출력될 상기 다음 데이터 워드는 상기 PLD(9)내로 직렬로 판독될 수 있는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법 실행 회로.
제11항 내지 제12항 중 어느 한 항에 있어서, 상기 PLD(9)는 프로그램가능한 캡스턴 전송 속도 디바이더로서 또한 사용되는 것을 특징으로 하는 동기성 디지탈 제어 신호 생성 방법 실행 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.