Claims (5)
외부전원(Vext)이 동작전원(Vop)보다 높은 전압 또는 낮은 전압으로 입력되었는지를 검출하여 그에 따른 모드제어신호를 출력하는 전압검출부(21)와, 입력신호(AX,OE,CE)에 따라 외부전원(Vext) 또는 동작전원(Vop)을 공급하는 테스트모드설정부(22)와, 상기 전압검출부(21)에서 출력하는 모드 제어신호 또는 상기 테스트모드설정부(22)에서 출력하는 신호에 의해 제어되는 외부전원(Vext)을 선택하여 그대로 내부전원(Vint)로 출력하거나 그 외부전원(Vext)을 동작전원(Vop)으로 변환하여 내부전원(Vint)으로 출력하는 내부전원 출력부(23)로 구성한 것을 특징으로 하는 전원공급 제어회로.The voltage detector 21 detects whether the external power source V ext is input at a voltage higher or lower than the operating power source Vop, and outputs a mode control signal according to the voltage detector 21 and the input signals AX, OE, and CE. The test mode setting unit 22 supplies an external power supply V ext or an operating power supply Vop, and a mode control signal output from the voltage detector 21 or a signal output from the test mode setting unit 22. Select the external power (V ext ) to be controlled and output it as internal power (V int ) or convert the external power (V ext ) to operating power (Vop) and output it to internal power (V int ). Power supply control circuit, characterized in that consisting of 23.
제1항에 있어서, 상기 테스트모드설정부(22)는 입력신호(Ax)에 따라 정상모드 또는 테스트모드를 설정하기 위한 제어신호를 출력하는 테스트 모드 제어신호출력부(31)와, 상기 모드 제어신호 출력부(31)의 출력 및 입력신호(OE,CE)에 의해 제어되는 테스트모드 설정제어부(32)와, 상기 테스트모드 설정제어부(32)의 출력에 의해 제어되는 테스트모드 신호출력부(33)로 구성한 것을 특징으로 하는 전원공급 제어회로.The test mode control signal output unit 31 according to claim 1, wherein the test mode setting unit 22 outputs a control signal for setting the normal mode or the test mode according to the input signal Ax, and the mode control. The test mode setting controller 32 controlled by the output of the signal output unit 31 and the input signals OE and CE, and the test mode signal output unit 33 controlled by the output of the test mode setting controller 32. Power supply control circuit, characterized in that consisting of.
제2항에 있어서, 상기 테스트모드 제어신호출력부(31)는 입력단(Ax)에 엔모드 트랜지스터(NM1∼NM4)를 직렬접속하고, 외부전원(Vext)에 공통접속된 엔모스 트랜지스터(NM5∼NM6)를 상기 엔모스 트랜지스터(NM1∼NM4)에 공통접속하여 차동증폭기(DIF3)의 반전 입력단자에 접속하고, 전원전압에 공통접속되어 있는 엔모스 트랜지스터(NM7)에 상기 차동증폭기(DlF3)의 비반전 입력단자를 접속하여 구성한 것을 특징으로 하는 전원공급 제어회로.The NMOS transistor of claim 2, wherein the test mode control signal output unit 31 connects the N-mode transistors NM 1 to NM 4 in series to an input terminal Ax, and is commonly connected to an external power source V ext . (NM 5 ~NM 6) of the NMOS transistor (NM 1 ~NM 4) to the common connection to the differential amplifier inverting input terminal connected to the common connected NMOS transistors (NM 7) to the power supply voltage of (DIF3) And a non-inverting input terminal of said differential amplifier (DlF3).
제2항에 있어서, 상기 테스트모드 설정제어부(32)는 차동증폭기(DlF3)의 출력이 노아게이트(NOR2,NOR3)의 입력에 공통접속되고, 차동증폭기(DlF3)의 출력이 반전(IN6), 지연(DLY)되어 노아게이트(NOR2)에 접속되고, 입력신호(OE)가 2번 반전(IN5,IN7) 되어 노아게이트(NOR2)에 접속되고, 상기 노아게이트(NOR2)의 출력이 엔모스 트랜지스터(NM8)의 게이트에 접속하고, 상기 노아게이트(NOR3)의 출력이 엔모스 트랜지스터(NM10)의 게이트에 접속하고, 입력전원(CE)이 반전기(IN9)를 통해 엔모스 트랜지스터(NM9,NM11)의 케이트에 접속하고, 상기 엔모스 트랜지스터(NM9,NM11)의 소오스를 접지에 접속하여 구성한 것을 특징으로 하는 전원공급 제어회로.The method of claim 2, wherein the test mode setting control unit 32, the output of the differential amplifier (DlF3) being commonly connected to an input of the NOR gate (NOR 2, NOR 3), the inverting output of the differential amplifier (DlF3) (IN 6 ), the delay DLY is connected to the noar gate NOR 2 , the input signal OE is inverted twice (IN 5 , IN 7 ) and is connected to the noa gate NOR 2 , and the noa gate NOR is connected. 2 ) is connected to the gate of the NMOS transistor NM 8 , the output of the NOR gate NOR 3 is connected to the gate of the NMOS transistor NM 10 , and the input power source CE is an inverter ( And a gate of the NMOS transistors (NM 9 , NM 11 ) via IN 9 ) and a source of the NMOS transistors (NM 9 , NM 11 ) connected to ground.
제2항에 있어서, 상기 테스트모드 출력부(33)는 외부전원(Vext)이 콘텐서(C1)에 직렬 접속하고, 이에 콘덴서(C1)는 반전기(IN10,IN11)에 직렬 접속하고, 상기 반전기(IN10,IN11)는 큰덴서(C2)에 직렬 접속하여 구성한 것을 특징으로 하는 전원공급 제어회로.The method of claim 2, wherein the test mode, the output unit 33 to an external power source (V ext) is connected in series to the cone tensor (C 1), whereby the capacitor (C 1) is the inverter (IN 10, IN 11) And the inverters (IN 10 , IN 11 ) are connected in series to the large capacitor (C 2 ).
※ 참고사항:최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.