KR970006034B1 - 데이타 변조장치 - Google Patents

Abstract

내용없음.

Description

데이타 변조장치

제1도는 본 발명에 따른 전자 그래픽스의 도식적인 블록 다이어그램.

제2도는 종래 디스플레이의 모델 데이타 처리의 방법을 도시한 흐름도.

제3도는 제1도 시스템 일부의 도식적인 블록 다이어그램.

제4도는 제3도에 도시된 일부의 더 상세한 회로 다이어그램.

제5도는 제4도의 회로에 있어서 변화하는 지점에 대한 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 키보드

2 : 그래픽 디지타이서 타블레트(graphic digitise tablet)

7 : 특수처리 하드웨어(SPH) 8 : 드로잉 하드웨어

88 : 24비트 비교기 94 : 굿-랜덤 억세스 메모리

96 : 컬러-랜덤 억세스 메모리 126 : 디스플레이 타이밍 회로

본 발명은 랜덤 억세스 메모리에 기억된 데이타를 변조하기 위한 장치에 관한 것이며, 상기 데이타는 기억된 영상의 픽셀의 하나 이상에 상당하며, 상기 메모리는 컬러값을 각각의 픽셀에 기억시키기 위한 제1메모리(컬러 RAM)와 깊이(Z)값을 각각의 픽셀에 기억시키기 위한 제2메모리(Z-RAM)을 구비하며, 상기 장치는 어드레스를 한정하는 입력 데이타, 컬러값 및 깊이값을 직렬 픽셀에 수신하기 위한 수단과, 번갈아 직렬로 각각의 픽셀 및 동기적으로 발생하는 연속 어드레스, 입력 컬러값 및 입력 Z-값을 선택하기 위한 수단과, 각각의 선택된 픽셀을 Z-RAM 및 컬러-RAM의 어드레스 입력에 인가시키기 위한 수단과, Z-RAM에서 현재 Z-값을 각 선택된 픽셀에 판독하기 위한 수단과, 현재 Z-값과 압력 Z-값을 각각의 선택된 픽셀에 비교하기 위한 수단과, 입력 Z-값을 Z-RAM의 어드레스 장소로 각 선택된 픽셀에 기록 및 입력 컬러값을 컬러 RAM의 어드레스 장소로 기록하기 위한 수단을 구비하는 장치인데, 상기 수단은 입력 컬러값의 기록이 컬러-RAM으로 입력 컬러값 및 Z-RAM으로 입력 Z-값의 기록을 인에이블하도록, 입력 Z-값이 상기 픽셀에 대해 현재 Z-값 보다 깊이값이 보다 작게 표현되면 주어진 선택 픽셀에 새로운 컬러값 및 Z-값을 결정하기 위한 비교수단의 출력에 응답한다.

본 발명은 또한 상기 어떤 장치를 포함하는 전자 그래픽스에 관한 것이다.

오픈닝 패러그래프에 발표된 것과 같은 장치는 전자 그래픽스 발생의 기술에 있어 공지되어 있으며, 덮힌 표면제거(HSR)를 3차원 목적을 표현하는 데이타의 2차원 디스플레이에 수행하기 위해 사용된다. 상기 장치는 깊이-버퍼 또는 Z-버퍼 알고리즘을 사용하며, 예를들어 저자 더블유.엠.뉴맨과 알.에프.스프롤이 쓴 대화식 컴퓨터 그래픽스의 원리의 369페이지 내지 371페이지에 설명되어 있다.

3차원 모델은 만들어지며 기억되는데, 예를들면 프레임 버퍼에 저장을 위해 2차원 컬러정보로 주사-변환된다. 모든 목적이 변환되어 표시된다면, 그 프레임 버퍼(컬러 RAM)는 음극선관(CRT)와 같이 디스플레이 소자를 구동하기 위해 리스트-주사 패턴에 따라 밖으로 판독된다. 3차원 목적이 재표현되는 장소에 깊이를 감소하는 완전한 순서로 변환 및 기억되지 않으면 덮힌 표면제거(HSR)는 전경에 있어서의 목적물이 변환된 후에만 배경이 되어질 목적물에 의해 컬러-RAM에 확실이 겹쳐 쓰지 않는 것이 필요하다.

Z-버퍼 HSR에서, 부가적인 메모리(Z-RAM)는 현재 깊이값을 컬러-RAM 안에 기억된 모든 픽셀에 공급되므로, 입력 목적물 데이타는 앞면에(보이는) 또는 뒷면(보이지 않는)에 어떤 목적물이 이미 픽셀장소에 기입될 때 보기 위해 비교되어질 것이다. 단지 입력 목적물이 보일때만 구 컬러 데이타가 겹쳐서 기록될 것이고, 그러므로 당연히 입력 깊이값은 새로운 현재 깊이값이 된다.

상기 알고리즘은 컴퓨터 소프트웨어에 쓰여질 것이고, 고속 작동을 위해 HSR을 하드웨어에 수행하도록 일반적으로 필요하다.

Z-버퍼(어떤 경우든, 새로운 저가 고밀도 반도체 메모리 칩으로 버든(burden)을 감소시키는)에 요구되는 엑스트러 메모리로 분리되어, Z-버퍼 HSR는 픽셀 데이타가 기록되어지는 속도가 감속되는 단점이 있다.

이 단점은 버퍼를 제공될 때 단지 기록하는 각 픽셀 컬러값 보다 다소, HSR 하드웨어는 현재 Z-값을 판독(i)하는 것과, Z-값을 비교(ii)하고, 새로운 Z-값 및 새로운 컬러값을 조건부 기록(iii)하기 때문이다.

각 메모리 사이클(i 및 iii)은 한정시간을 가지며 비교(ii)를 한다.

본 발명의 목적은 보다 빠른 픽셀 기록속도가 이루어지도록 덮힌 표면제거를 개선하기 위한 장치의 설비를 인에이블하는 것이다.

상기 목적을 달성하기 위한 한 방법은 더 빠른 메모리를 사용하는 것이지만, 더 빠른 메모리는 값이 비싸며 빠른 메모리형은 예를들어 군사용으로 사용되며 큰 산업전자 그래픽스 적용업무는 적용업무의 많은 분야에 사용되기에는 너무 비싸다.

본 발명에 따른 목적은 위에 설명한 것 같이 소비자 및 소규모 사업 적용업무에 적합한 장치의 설비를 인에이블하는 것이다.

본 발명은 오픈닝 패러그래프에 설명된 것 같은 장치를 제공하는데, Z-RAM이 주 억세스 배열 및 직렬 억세스 메모리를 구비하는 것을 특징으로 하며, 상기 장치는 동작하기 위해 Z-RAM의 직렬 억세스 메모리 안으로 Z-RAM의 주 배열에서 직렬로 모든 픽셀에 Z-값을 전송하기 위한 입력 데이타에 응답하는 수단을 더 구비하며, 주어진 픽셀에 입력값이 컬러-RAM 및 Z-RAM에 기록되는 동안, 직렬 억세스 메모리의 출력에서 직렬로 연속 픽셀의 현재 Z-값을 판독하도록 인에이블되는 현재 Z-값을 판독하기 위한 수단을 포함하는 것을 특징으로 한다.

이전 픽셀에 대한 기록동작과 함께 판독동작의 실행을 중첩에 의해서, 상기 방법을 실행하는데 걸리는 시간이 직렬로 모든 픽셀에 대한 방법의 개개의 단계를 수행하는데 걸리는 총 시간 시간보다 적은 평균치로 구성되어질 수 있다. 상기에 대한 기본 개념은 대다수의 입력 픽셀에 대한 기본 개념으로 인식되고, 다음 입력 픽셀 또는 픽셀들의 어떤 어드레스될 것을 지적할 수 있을 것이다. 결과적으로, 각 입력 픽셀에 대한 현재 Z-값은 판독될 수 있고 사전에 상기 픽셀에 대한 이전 입력 픽셀의 기록 사이클 동안에 입력 Z-값과 비교될 수 있다. 상기 어드레스는 메모리(통상적으로 디스플레이된 영상 픽셀의 라인에 대응하는 행)의 행에 연속적인 픽셀의 직렬에 대응하는 스트립안에 상기 목적물의 표면분리에 의한 래스터-주사-포맷안으로 각 목적물을 변환하기 위한 주사-변환에 대한 관례이기 때문에 미리 공지되어 있다. 물론, 그와같이 옮기는 것은 각 시리즈에 제1픽셀에 대해 불가능하지만, 시리즈가 전형적으로 10 또는 100여개의 픽셀을 포함하기 때문에, 수송하는데 사용은 결과적으로 HSR에 대한 오버 헤드 타임 주파수를 줄일 수 있다.

주 랜덤 억세스 배열 및 직렬 억세스 메모리(SAM) 내장을 갖는 메모리 칩은 비디오-RAM 또는 VRAM 칩처럼 공지되어 있고, 동작 및 구성의 완전한 설명을 위해, 판독기는 상기 소자에 대한 제작자의 데이타 시트에 참조한다. 실례는 히따지 HM 534619 VRAM 및 후지츠 MB 81461 VRAM 이다. 상기 공지된 VRAM 칩은 프레임 버퍼(컬러-RAM처럼)로서 사용하기 위해 설계되었고, 주 랜덤 억세스 배열안에 컬러정보는 상기 메모리가 디스플레이의 출력에 대한 주사될 때 동시에 갱신되도록 한다. 상기 적용에서, 디스플레이 라인의 부분 혹은 전체에 대응하는 전체 픽셀 데이타의 행은 이동 레지스터를 구비하는 SAM에 병렬로 전송된다. 데이타 바이트는 그후에 디스플레이 픽셀 속도에 직렬 억세스 포트로 차례차례 이동되고, 그동안 주 배열에 보통 판독/기록 억세스는 주 데이타 포트를 통해 독립적으로 처리될 수 있다.

본 발명은 HSR에 대해 수송된 깊이 버퍼를 개선하기 위한 상기 공지된 VRAM 칩이 사용가능하다는 인식을 기초로 하는데, 직렬 억세스 포트는 되풀이되는 디스플레이 리플레쉬 문제점보다 적은 주 Z-RAM 배열에서 현재 Z-값을 추출하기 위한 주 배열까지 기록 동작과 함께 동시에 사용될때이다. 상기는 값비싼 풀리-그중 포트 메모리(fully-dual ported memories)를 사용하지 않게 되므로, 그와같은 장치는 소규모 사업 적용업무 및 소비자에 적합한 목적을 추구하는 직업인들과 군사용 적용업무에 지금까지 제한된 수행의 레벨을 제공할 수 있다.

본 발명은 또한 인터리빙처럼 공지된 기술에 적합하며, 그중 행에 있어서 기수 및 우수 픽셀은 병렬로 동작하는 메모리를 두 개로 분리하기 위해 저장된다. 상기는 픽셀 기록 속도의 더 겹치는 것이 이루어지도록 인에이블한다. 상기 처리는 3개 이상의 인터리브 메모리의 사용을 위해 확장되는 원리일 것이지만, 실행에 있어 동기는 점점 더 어렵게 된다.

계속되는 픽셀은 직렬로 다음 픽셀이 될 것이다.

그러나 만약 판독에 대한 합동시간과 각 픽셀에 대한 비교동작이 기록동작에 대한 시간보다 길어진다면, 예를들어 계속되는 픽셀이 제2다음 픽셀이면 장점이 될 것이다.

유사하게, 두(3 또는 그 이상) 병렬 메모리가 인터리빙에 사용되어진다면, 계속되는 픽셀은 일반적으로 제2(또는 제3 등등) 다음 픽셀이 될 것이며, 그러므로 상기 기술에 숙련된 사람들은 쉽게 식별할 수 있을 것이다.

각 선택된 픽셀의 어드레스를 인가하기 위한 수단은 클럭신호를 직렬 억세스 메모리 출력에 차례로 이용할 수 있는 각 계속되는 픽셀에 대해 현재 Z-값을 만들기 위해 직렬 억세스 메모리에 인가하기 위한 수단을 포함할 것이다.

상기 비교수단은 계속적인 입력 Z-값을 발생하기 위한 수단에 접속된 제1입력 및 Z-RAM의 직렬 억세스 메모리의 출력에 접속된 제2입력을 갖는 디지탈 비교기를 구비할 것이다. 상기 장치는 Z-RAM 및 컬러-RAM의 기록-인에이블 입력에 비교기의 출력을 접속하기 위한 수단을 구비한다. 디지탈 비교기(예를들면 시그네틱스 7485/74F85와 같은 빠른 TTL 비교기 회로 또는 TTL로 구성된)의 사용은 단순성과 비교하는 수단의 경제적인 실시예를 제공한다.

상기 장치는 각각 컬러-RAM 및 Z-RAM의 어드레스 입력에 인가된 산호와 상기 RAM'S의 제어입력에 인가된 신호로 컬러-RAM 및 Z-RAM에 인가된 데이타를 동기시키기 위한 하나 또는 클럭 래치를 구비한다.

이것은 입력 데이타 및 어드레스값을 발생하기 위한 수단이 상기 장치의 다음 동작의 상세한 동기의 실질적 독립으로 동작하도록 한다. 상기 래치는 예를들어 쉽게 이용할 수 있는 TTL 또는 빠른 TTL칩의 외부에 구성되어질 것이다.

상기 장치는 직렬 픽셀의 선택으로 동기적으로 컬러-RAM 및 Z-RAM에 제어신호를 인가하기 위해 시퀀스하는 회로를 구비할 것이다. 시퀀스하는 회로는 예를들어 커스텀 또는 세이-커스텀 집적회로 또는 아마도 약간의 부가적 논리와 함께 필드 프로그램 논리 스퀀스(FDLS) 집적회로를 구비한다.

컬러 RAM은 주 랜덤 억세스 배열 및 직렬 억세스 메모리를 구비하여, 컬러 RAM의 주 배열에 접속을 위해 배열되어 있는 컬러-RAM 안으로 입력 컬러값을 기록하기 위한 수단을 구비하고, 상기 장치는 컬러-RAM의 직렬 억세스 메모리의 출력에 접속을 위해 배열된 화면 메모리를 더 구비한다. 컬러-RAM 및 Z-RAM은 하나 이상의 동일한 집접회로 메모리를 구비한다. Z-RAM 및 컬러-RAM 둘 모두를 구성하기 위해 동일한 메모리 칩을 사용하는 것은 상이한 공유접촉 필요물에 따르는 신호를 발생하기 위한 필요성을 피할 수 있으며, 공통신호가 요구되는 동작의 실질부분에 대해 둘 모두에 의해 사용될 수 있기 때문에, 그동안 컬러-RAM의 직렬 억세스 포트는 HSR과 함께 방해없이 디스플레이 출력과 같은 의도된 목적물에 대해 사용될 수 있다.

본 발명은 본 발명에 따른 전기회로장치를 포함하는 전자 그래픽 시스템을 더욱 제공한다. 그같은 시스템은 컴퓨터 보조 디자인, 컴퓨터 시뮬레이션, 인터테인먼트와 같은 전자 또는 컴퓨터 그래픽 시스템과 병합되어 통상 많은 적용에 이용될 것이고, 그안에 본 발명의 사용은 더 바람직한 시스템에 단지 우선적으로 이용할 수 있는 용량의 설비를 할 수 있다.

본 발명의 실시예는 예를 드는 방법과, 첨부된 도면을 참조로 설명되어질 것이다.

제1도는 본 발명에 따른 그래픽스 시스템의 블록 다이어그램이다. 키보드(1) 및 그래픽 디지타이서 타블레트(graphic digitiser tablet)는 중앙처리장치(1)에 사용자로부터 입력에 제공한다. 그래픽 테블레트는 공지된 방법에 따라 시스템에 의해 조정되어지기 위한 드로잉 입력영상에 사용될 것이다. 다른 입력 소자는 물론 죠이스틱, 트래커블 도는 마우스와 같이 사용될 것이다. 상기 소자는 회전, 축소 확대,…등등,에 의해 발생된 조작영상에 또한 사용될 것이다. 일반적으로, 상기 소자는 종래의 키보드보다 사용하기가 더 편리하다.

상기 CPU(3)은 또한 디스크 기억장치(4), ROM(5) 및 RAM(6)에 버스(3A)(예를들면 VME 버스)를 통해 접속된다. 자기 프로피 디스크(magnetic floppy discs), 하드 디스크(hard discs), 또는 광메모리 디스크(optical memory discs)를 포함하는 디스크 기억장치는 원하는 새로운 영상을 발생하기 위한 리콜되고 조작될 수 있는 데이타(예를들어 전체 또는 부분영상, 또는 영상의 시퀀스)를 기억하기 위해 사용된다.

상기 데이타는 앞의 입력 섹션에서 사용자의 업무에 포함되지만 상업적으로 발생된 데이타, 예를들면 컴퓨터-보조 디자인 또는 컴퓨터 시뮬레이션 상호작용에 사용하기 위한 영상을 포함하며, 그와같은 데이타는 일반적으로 2차원 영상을 형성하는 것보다 다소 다변형 모델 데이타처럼 기억될 것이다. 이러한 경우에서, 상기 데이타는 3차원 계수 스페이스(예를들어 3각형 또는 4각형 표면)에 전형적으로 다변형 표면의 그룹 안으로 나누어진 목적물을 내장하는 3차원 모델에 일치한다. 상기 모델에 각각의 목적물에 대한 데이타는 위치와 모든 다각형의 자연물 지정하는 리스트를 구비하며, 정점 및 컬러의 관계된 위치를 포함하는 목적물, 또는 텍스처(texture) 또는 다각형 표면의 트랜패런시(tranparency)를 만든다.

상기 CPU(3) 및 시스템의 다른 성분은, 사용자 선택의 견해에 따라, 사용자에 대한 2차원 견해로 상기 3차원 모델 월드(world)로 표현된다.

상기 ROM(5) 및 RAM(6)은 모토로라 MC68020과 같은, 마이크로 처리기를 구비하는, CPU(3)에 대한 워크스페이스 및 프로그램 메모리를 제공한다. 특수처리 하드웨어(7)는 2차원 화면으로 가장 단순한 모델을 제외하고 모두를 변환하기 위해 요청된 산술 동작의 큰 수를 수행하기 위해 CPU(3)을 보조하도록 제공된다. 전형적 시스템의 요청된 상기 동작은, 제2도를 참조로, 다음에 기술될 것이다. 상기 하드웨어(7)는 UME 버스 접속을 통해 상기 CPU(3)에 접속된 산술회로를 구비하며, 또는 커스텀-빌트(custom-bulit)또는 프로그램할 수 있는 디지탈 신호처리(DSP) 집적회로 둘중 하나를 포함할 것이다. 상기 하드웨어(만약 모든 것에 요청되면)의 자연물은, 예를들어 스피드, 선명도, 화면에 대한 다각형의 수 등등, 인 시스템의 요청에 따른다.

드로잉 하드웨어(Drawing hardware)(8)은 CPU(3)의 출력과 디스플레이 RAM(9)의 입력사이에 접속된다. 상기 RAM(9)는 래스터-주사 포맷에 픽셀 데이타를 기억하며, 그 데이타는 각각의 픽셀에 대한 3개의 컬러값을 포함한다. 기억된 상기 컬러값은 전형적으로 원하는 영상의 레드(R), 그린(G) 및 블루우(B)에 상당하는 3개의 8-비트값(전체 24비트)으로 되어 있으며(다른 실시예에서의 예외), 그 24비트는 상기 공지된 기술과 같이 광효과의 계산을 단순화하며, HSV(Hue : 색조, Saturation : 채도, Luminance : 휘도)와 같이 기호화된 같은 컬러를 정의할 것이다. YUV 또는 YIQ(휘도에 두 컬러 차 호를 더한다)와 같은 다른 컬러 코드 시스템은 원한다면 또한 사용될 수 있다. 물론 단순한 단색영상이면, 즉 8-비트의 단일 그레이-눈금값은 요청되는 모든 값이 될 것이다.

타이밍 장치(10)는 디스플레이 스크린(11)에 (9)안에 픽셀 데이타의 전송을 계수화 하기 위해 신호를 발생한다. 상기 신호에 응답하여, (9)안의 장소는 열 및 행위 순서로 주사되고 컬러값의 판독은 컬러-룩-업 테이블(12)(CLUT)에 제공된다. 상기 CLUT(12)는 만약 RGB값이 기억되면 제공되지 않고, 다른 컬러 코드의 하나가 명세서에 기술된 것처럼 사용되면 상기 CLUT는 대등한 3개의 8-비트 신호에 각 픽셀에 대한 24비트 컬러신호(HSV,YUV 등)를 전송하며, 3개의 8비트 디지탈 아날로그 변환기 CDA(S)(13R,13G,13B)에 입력된다. DAC의 아날로그 출력은 타이밍 장치(10)로부터 타이밍 신호(SYNC)를 직·간접으로 수신하는 음극선 디스플레이 스크린(11)을 구동하며, 이 CRT 빔은 RAM(9)의 주사단계에서 한 라인씩, 한 픽셀씩으로 스크린을 주사한다. 다른 실시예에서, 디스플레이 요구에 따라 CRT 디스플레이는 디스플레이 소자의 다른 형태로 분명하게 대치될 것이며, 예를들면 액정 디스플레이(LCD) 또는 투사형 디스플레이로 대체된다.

제2도는 다각형 데이타의 형태로 데이타 입력으로부터 픽셀의 프레임을 생성하도록 요구된 처리단계를 도시한 흐름도이다. 즉, 표시될 화면은 점으로 구성된 다른 특성 및 컬러상에 형성으로 그 점의 각각에 대한 좌표(X,Y,Z)의 자료로서 각각 지장된 다격형의 직렬로서 서술된다. 블록(16)에서, 3차원 기하학적 이동 스크린 내로 그들 깊이(Z) 및 2차원 스크린상에 그들 위치(X,Y)를 결정하도록 모델의 좌표(X,Y,Z)상에서 실행된다. 단순성에 대해 Z가 최대의 전경인 제로 및 거리를 증가하는 것을 이 서술의 목적으로 가정한다. 이는 기술상 일상적으로 채택되지만, 물론 본 발명은 깊이를 표시하는 다른 시스템을 즉시 적용한다. 이동은 번역, 회전 및 투시를 전형적으로 표시한다.

다음, 블록(18)에서 조광치는 예정된 조광방향에 따라서 각 다각형의 암영을 변화하는데 이용된다. 블록(20)에서, 스크린 경계를 전체적으로 또는 부분적으로 외부에 위치(X,Y) 형성되는 다각형이 풍부한 정보를 처리하는 낭비시간을 피하도록 스크린 경계에 클립된다.

블록(22)에서, 다각형은 디스플레이 메모리로 도시될 수 있도록(블럭 24) 변환된 주사이다. 주사변환은 각 다각형에 의해 보호된 픽셀은 한 행씩 한 픽셀로 기록하여 처리되며, 이는 전체 영상이 디스플레이에 출력을 위해 주사될 것이다. 컬러값은 디스플레이 픽셀 비율에 비디오 RAM으로부터 한 행씩을 그때 판독할 것이며, 디지탈 아나로그 변환기에 공급(요구되면 CLUT(12)을 경유)하며, CRT 스크린상 디스플레이를 위해 비디오신호로 변환된다.

블록(16 내지 24)의 몇몇은 컴퓨터내 소프트웨어로 공급되지만, 고속동작을 위해서 빠른 마이크로 처리기는 전문화된 하드웨어로부터 원조를 요구할 것이다. 예를들면, 주사변환은 상기 실시예에서 이유한 실시간 이동 영상(초당 다수 프레임) 또는 실기간의 디스플레이에 대한 충분한 속도를 획득하도록 드로잉 하드웨어(8)에 공급된다. 복잡한 광정보를 설명뿐만 아니라 덮힌 표면제거(HSR)를 실행하도록 목적물체의 암영을 실행하는 처리를 포함한다.

제3도는 제1도의 시스템에서 CPU(3), 드로잉하는 웨어(8)와 디스플레이 메모리(9) 사이의 접속을 구조적으로 도시한다. CPU(3)는 어드레스(X,Y)출력(44), 컬러(RGB)출력(4b) 및 길이(Z)출력(48)을 가지는 산술 및 논리 유니트(42)로 버스(3A)를 경유하여 전달한다. 어드레스(X,Y)는 상기 실시예에서, 두 분리 디스플레이(컬러) 메모리(DM1,DM2)를 구비하는 디스플레이 메모리(9)의 어드레스 입력에 요구되므로써 인가된다. ALU(42)의 컬러출력(46)은 메모리(DM1,DM2)의 데이타 입력에 교대로 인가된다.

메모리(DM1,DM2)는 비데오 출력신호를 제공하기 위해(예를들면 제1도에서 도시한 색인테이블(12) 및 DAC(13)의 RGB에 의함) 출력(56)에 양자택일로 접속되는 각각 출력(52,54)을 가진다. 제1도의 타이밍 회로(10)의 제어하에서 비데오 출력 주사는 데이타가 다른 메모리로 기록될 때 메모리의 하나로부터 구동되는 이유로 데이타를 메모리(DM1,DM2)로 기록하도록 동작에 대해 폭넓게 독립적으로 실행된다.

ALU(42)의 Z출력(48)은 어드레스된 모든 픽셀을 위한 깊이 또는 값을 제공하여 덮힌 표면제거(HSR) 제어회로(60)의 제1입력(61) 및 Z-RAM(64)의 데이타 입력(62)에접속된다.Z-RAM(64)의분리데이타출력(66)은 컬러 RAM(9)(DM1/DM2)와 Z-RAM(64)의 기록-가능입력(WE)에 접속된 출력(70)을 가지는 HSR 회로(60)의 제2입력(68)에 접속된다.

동작에서, ALU(42)는 다각형의 정정에 대해 좌표 및 그 다각형에 대한 컬러/조광 정보를 수신하며, 최종 영상의 부분을 구성할 것이다. ALU(42)는 시스템적 한 라인씩, 한 픽셀씩 주사에 따른 X-Y 평면에서 다각형의 투사로 보호된 영역을 픽셀 어드레스 X, Y의 연속으로 변역하는 주사변환을 실행토록 요구된 제어회로를 포함한다. 이는 메모리(9,64)의 빠른 어드레싱을 허용하며, 직렬로 제1픽셀에 대한 X, Y 어드레스를 설치하는 것을 보유하기 때문에 이것은 유사열(유사 Y)에서 각 연속 픽셀을 어드레스하도록 X 어드레스를 증가하기 위해 단지 필요하나, 공지된 VRAM 칩은 급속한 판독 및 기록을 그들 주 DRAM 배열에서 허락하도록 소위 페이지 모드 어드레싱을 지탱한다.

예를들면, 히따찌 HM53461 P-10 VRAM에 대해서, 랜덤(X,Y) 판독 또는 기록 사이클은 190나노세컨드를 차지한 것이지만, 행(CX+1,Y)등) 다음 또는 계속 픽셀에 대해 페이지 모드 판독 또는 기록 사이클은 픽셀당 단지 70ns를 가질 것이다. 물론, 바람직하다면 주사변환은 한 행씩 한 열씩 실행될 것이지만, 이들 경우에서 특히 디스플레이 메모리를 갱신하는 것이 출력 주사와 동시에 실행되어질 때 비디오에 대한 출력주사가 실행되므로써 유사 지향성으로 주사되는 것이 일반적으로 바람직하다. 상기 경우에서, 입력 주사 억세스 요구는 출력 주사 요구와 가능한한 적게 모순한다.

도시한 실시예에서, 두 메모리(DM1,DM2)의 이용은 메모리에 대한 입력과 연속 출력 주사 사이의 불일치 문제를 피하게 되고, 이중 버퍼와 같은 공지된 기술의 이용도 또한 마찬가지다. 제3도에서 고딕선으로 도시한 접속에 의해서 예시된 바와같이, 새로운 영상이 DM1에서 설립될 때, 디스플레이 소자(출력(56)에 접속)는 메모리 DM2에서 저장된 영상으로부터 새롭게 된다. 다음 프레임에 대해서, 메모리에 대한 접속은 점선에 도시한 바와같이 교환되며, 디스플레이는 다음 프레임 영상이 메모리 DM2에서 설림될 때 메모리 DM1으로부터 새롭게 된다. 그래서 메모리(DM1)이거나 메모리(DM2)로 픽셀 데이타를 기록하는 동작은 출력 주사와 인터페이스 없이 실행될 것이다.

물론 전술된 이중 포트된 VRAM칩이 출력 주사를 실행할 때 단일 디스플레이 메모리에서 저장된 영상 갱생을 하도록 특별하게 설계되며, 이는 그 행이 디스플레이의 대응선을 새롭게 하도록 이동 레지스터(SAM)에 전달될 때 특별한 행에 기록되지 않는 드로잉 하드웨어가 단지 보장되도록 하는 것이다. 그러나, 이중 버퍼는 몇몇 장면이 VRAM에서 설립되는 한 스크린에 새롭게되는 기간을 더 길게 차지할 수 있는 가능성 때문에 본 실시예로 이용된다. 단일 버퍼된 시스템에서, 이는 스크린이 배경 컬러에 처음 소멸되므로써 디스플레이상에 혼잡 효과를 초래할 것이며, 그때 다양한 목적물체는 영상이 설립되므로써 나타나거나 사라진다. 이중 버퍼는 소멸, 한 화면에서 다른 화면으로의 순간 변환, 획득되는 연속성 화면을 허용한다. 본 발명은 두 메모리(이중버퍼) 시스템이거나 단일 메모리 시스템으로 전체로 조합하며, 스크린이 새롭게되는 기능은 더 서술되지 않을 것이다.

유사한 메모리 공간은 모든 프레임에 대해 이용되므로 Z-RAM은 이중된 버퍼를 필요하지 않으며 기술상 기술자에게 명백하게 공지되어 있다. Z값은 그 자원 디스플레이를 생성하도록 주사될 필요가 없기 때문에 그들은 각 프레임을 표시하기전에 컬러 RAM의 최종 내용물을 결정하는데 이용된다.

제4도는 더 세부적으로 드로잉 하드웨어의 회로를 도시한다. 제3도의 ALU(42)는 CPU 버스(3)에 접속된 데이타 입력을 가지는 Z-ALU(80), 컬러 ALU(82) 및 어드레스 ALU(84)로 형성된다. 버스(3A)는 논리 시퀀스(110)의 두입력 312(CLK) 및 314(시작)에 신호를 제공한다. 시퀀스(11)는 어드레스 ALU(84)가 시퀀스(110)의 입력에 접속되는 두 출력 320

및 322

을 포함할 때 ALU(80,82,84)의 입력에 연결되는 세개의 입력 316

, 317

및 324

를 포함한다. Z-ALU(80)는 클럭된 제1래치의 입력(86) 및 24비트 비교기(88)의 제1입력에 연결되며, 24비트 출력(81)을 가진다. 비교기(88)은 클럭된 제2래치(90)의 입력에 연결되며, 단일비트 출력(89)을 가진다. 제1래치(86)의 24비트 출력(87)은 Z-RAM(94)을 형성하는 이중 포드된 비디오 RAM(VRAM)의 24비트 랜덤 억세스 데이타 입력(92)에 접속된다. Z-RAM(94)의 부분을 형성하는 SAM의 출력(95)는 비교기(88)의 제2출력에 접속되며, 이 출력(95)은 n비트폭으로 픽셀의 시리즈의 Z값을 표시하는 n비트 워드의 시리즈로 동작으로 수행하며, 이 실시예에서 n=24이다. 제2래치(90)의 출력(91)은 Z-RAM(94)의 기록가능 입력 및 제2이중 포트된 VRAM, 컬러 RAM(96)의 기록가능 입력에 접속된다.

컬러 ALU(82)는 24비트 디지탈 RGB출력(83)을 가지며, 24비트 클럭된 제3래치(98)의 입력에 접속되며, 컬러 RAM(96)의 24비트 랜덤 억세스 데이타 입력에 연결된 24비트 출력(99)을 가진다. 어드레스 ALU(84)는 두 어드레스 출력(102,104)(각각 X 및 Y)를 가지며, 어드레스 멀티플렉서(106)의 입력(103,105)에 각각 접속된다. 멀티플렉서(106)은 어드레스 출력(107)을 가지며, 클럭된 제4래치(108)를 경유하여 Z-RAM(94)와 컬러 RAM(96)의 어드레스 입력에 접속된다. 예를들면, 클럭된 래치는 시그텍틱스 74 374/74 F 374와 같은 TTL 또는 빠른 TTL을 이용하여 구성된다.

시퀀스(110)는 논리출력 120 내지 124

를 가지며, 도시한 바와같이 Z-RAM(94) 또는 컬러 RAM(96)의 제어 입력에 연결되며, 또한 멀티플렉서(106)의 선택 입력에 연결되는 논리출력(125)(Muxs)을 가진다. 이들 출력에서 산출된 신호의 형태는 제5도를 참조하여 이후에 서술될 것이다. 예를들면 시퀀스(110)는 TTL성분을 이용한 커스텀-빌트회로(custom-built circuit)일 것이지만, 상기 실시예에서 시퀀스(110)는 이후에 서술될 부가 논리 게이트와 필드 프로그램 가능논리 배열(FPLA)을 구비한다. 이 FPLS는 시그네틱스 PLS 105와 같은 하나 또는 그 이상의 FPLS를 구비하며, 동기 상태 기계의 직접 번역을 제공하는 피드백 레지스터와 함께 필드 프로그램 가능논리 배열(FPLA)을 포함한다. 부가논리 게이트는 임의 개시 클럭신호(CLK)로 FPLS의 출력을 게이팅하여 출력(121)(

및 123(SC)을 구동하는데 이용된다.

제3도를 참조하여 상기 서술된 바와같이, 컬러(96)은 실제로 두 메모리(DM1,DM₂)중 하나이며, 교대로 이용된다. 표시 타이밍 회로(126)(점선으로 표시)는 제1도에서 회로(10)과 동등하며, 128에 컬러 RAM(96)의 제어입력에 연결된다. 24비트 직렬 RGB출력(129)은 표시를 새롭게 하기위해 컬러 RAM(96)의 데이타 출력(127)(SIO)(제3도에서와 같이 점선으로 표시)에 접속된다. 이들 구성 및 동작의 특성은 드로잉 하드웨어에 매우 훌륭하다. 컬러 RAM(96)의 직렬 포트(SIO) 및 직렬 억세스 메모리(SAM)은 픽셀의 라인을 주 DRAM배열로 전달하는데 임상적 방법으로 이용되며 회로(126)으로부터 어드레스 및 클럭신호에 응답하여 한 픽셀을 통하여 컬러치를 이동한다. 이들 동작은 예를들면 히따치 HM534619와 같이 VRAM선책에 대한 제조 기술자의 데이타 정보로 충분히 서술된다. 타이밍 제어회로(126)은 텍사스 부품 TMS34061과 같은 상업적으로 허용되는 비디오 시스템 제어기 칩을 이용하여 될 것이며, 공지된 이중 포트된 VRAM칩의 특성을 이용하면 될 것이다.

RAM(94,96)의 입력 및 출력에 대한 상기 서술에서 이용된 명칭은 상기 언급된 데이타 자료에서 이용된다. 유사한 소자는 다른 제조 기술자로부터 이용 가능할 것이며, 매우 유사한 입력 및 출력을 가지지만, 매우 다른 명칭을 이용해서는 아니된다. 예를들면 후지쯔 MB81461 및 진보된 마이크로 소자의 Am 90 C 644와 같은 것이다. 3개의 장치 모두는 65536(64k)의 장소의 주 DRAM 배열을 가지고 있으며, 각각은 4비트의 데이타를 보유하고 있다. 그래서, 각각의 64k 픽셀에 대한 24-비트 Z-값과 24-비트 컬러값(2중-버퍼된)을 보유하기 위해서는 설명된 상기 형태의 (24+(2×24)/4) 또는 18개의 VRAM 칩과, Z-RAM용 6개의 칩과 각각의 컬러-RAM(DM₁과 DM₂)용 6개의 칩을 필요로 한다.

각각의 64k 배열은 4-비트 장소의 256행과 256열로 배열되며, 8-비트 행 어드레스(RA)와 열 어드레스(CA)에 의해서 어드레스되고, 이와같은 것은 차례로 상기 칩의 8-비트 어드레스 입력(A₀-A_n)에 인가된다. 직렬 억세스 어드레스(SAM)는 4-비트 시프트 레지스터에 의해서 256이 되며, 독립 직렬 입력(SC)에 의해서 클럭되고, 직렬 출력(SIO)에 독립 4-비트 출력을 제공한다. 256 4-비트 데이타의 행은 전송될 상기의 행과 각각의 RA와 CA에 의해서 지정된 시작 열과 함께 상기의 DRAM배열(판독 전송 사이클-RTC)로부터 상기의 SAM에 전송될 수 있다. 상기의 시작 열 장소로부터 전송된 4-비트 데이타는 즉시 직렬 출력(SIO)에서 이용할 수 있으며, 다음의 연속적인 장소의 상기 비트는 직렬 클럭 입력(SC)에서 연속적인 상승 연부에 응답하여 직렬로 이용할 수 있다. 이와같은 간단한 실시예에서, 256행과 256열의 장소는 어드레스(CA,RA)와 대응하는 픽셀 어드레스(X,Y)와 함께 256행과 256열의 픽셀의 직각 표시와 대응한다.

제4도의 하드웨어에 의해서 삼각형 또는 사가형 형태의 드로잉을 개시하기 위해, CPU(3)(제1,3도)는 버스(3A)를 경유하여 상기 형태를 한정하는 파라미터와 함께 ALU(80,82,84)를 로드시킨다. 이와같은 실시예에서, 어드레스 ALU(84)로 로드된 파라미터는 시작 행(상부 Y), 끝 행(하부 Y), 상기 시작 행(좌측 X, 우측 X)내의 상기 형태의 경계와 상기 형태(좌측 X증가와 우측 X증가)의 좌측 핸드와 우측 핸드 연부의 기울기이다. 상기 어드레스 ALU(84)는 시퀀스(110)의 제어하에서, 상기 형태의 지역을 주사하는데 필요한 픽셀 어드레스(X,Y)를 생성시키는데 필요한 카운터와 중량기를 보유하고 있다.

유사한 방법으로, 상기의 Z-ALU(80)는 상기 형태에 대한 초기 Z-값으로 로드되고, X-방향(행을 따라서)과 Y-방향(열 밑으로)으로 Z에 대한 기울기로 로드된다. 상기의 컬러 ALU(82)는 상기 형태의 표면 양단의 점진적인 변화를 얻도록 해주는 상기의 상부 좌측 픽셀에 대한 RGB컬러값과 X-방향 및 Y-방향에서 RGB값에 대한 기울기로 로드된다.

일단 이와같은 초기값과 기울기 파라미터 버스(3A)를 경유하여 ALU에 공급되면, 시퀀스(110)의 입력(314)에 시작신호(ST)가 인가되도록 CPU(3)는 작동하며, 그후 제4도의 회로는 CPU(3)에 관계없이 완전한 형태를 구성하도록 클럭신호(CLK)와 함께 (312)에서 자동적으로 동작한다.

버스(3A)로부터 상기 신호(ST)를 수신하자마자, 시퀀스(110)는 출력(324)에서 신호 LOAD를 발생시키고, 상기의 ALU(80,82,84)로 하여금 상기 각각의 카운터와 증량기가 기록될 제1열에서 제1픽셀에 대한 컬러와 X, Y, Z에 대한 값을 전송시켜 준다.

본 발명에 따라 픽셀의 표시열을 컬러-RAM(96)에 기록하는 제도의 회로 동작은 제5도의 파형도에 따라 설명될 것이다. 제5도에 도시된 순차의 특별한 예에서, 행(Y)에 있는 6개의 픽셀은 Z-버퍼 연산에 따라 변조되며, 어드레스(X0,Y)에서 상기 픽셀과 함께 시작되고, 어드레스(X5,Y)에서 상기 픽셀과 함께 끝난다. 상기 시퀀스(110)로부터 상기 신호 LOAD에 응답하여, 어드레스 ALU(84)는 출력(102,104)에서 어드레스(X0,Y)를 발생시키고, Z-ALU(80)는 상기의 컬러 ALU(82)가 출력(83)에서 신호 RGB1을 발생시키는 동안 출력(81)에서 Z₁을 발생시킨다. 여기에서 신호 Z₁과 RGB₁은 상기 픽셀(X0,Y)에 대한 입력 Z-값과 입력 컬러값이다.

상기 열을 기록하는데 필요한 상기 순차는 두 개의 특별한 메모리 사이클을 포함하고 있다. 첫째, 판독 전송 사이클은 주 DRAM 배열로부터 Z-RAM(94)의 상기 SAM(시프트 레지스터)으로 상기 행(Y)에 대한 현재의 Z-값을 전송한다. 상기 행(또는 스크린 라인)은 멀티플렉서(106)를 경유하여 상기의 어드레스 ALU(84)의 8-비트 Y-출력(104)에 의해서 지정된다. 상기 시퀀스(110)는 MUX를 높게 만들어서 상기 멀티플렉서의 출력(107)에서 Y와 같은 신호(A1)이 래치(108)의 입력에 인가되도록 해주며, 나중에 하나의 클럭 사이클이 상기 래치(108)로부터 나타나는 신호(A₂)는 Z-RAM(94)와 컬러-RAM(96)의 어드레스 입력(A₀-A_n)에 인가된다. 데이타 전송을 표시하기 위한 낮은

와 함께, 행 어드레스 스트로보(

)는 Z-RAM에서 상기 행(Y)의 어드레스를 래치시키도록 낮게 된다. 그후 MUX는 낮게 되고, 일련의 시작 픽셀의 어드레스(X0)는 유사한 방법으로 A1,A2가 되며, 시작 픽셀의 열 어드레스와 같이 Z-RAM에 의해서 래치되고,

는 다시 높게 되며, 상기 행(Y)에 대한 Z-값은 상기의 SAM에 전송되고, 제1픽셀(X0,Y)은 직렬 출력 인에이블(

)이 상기의 시퀀스(110)에 의해서 낮게 될 때 Z-RAM(94)의 SIO에서 24-비트 병렬신호(ZS)로써 이용할 수 있다.

둘째, 새로운 데이타가 처리되며, 현재의 Z-값을 판독하기 위한 직렬 판독 사이클(SRC)과 함께 상기의 픽셀은 페이지 모드 기록 사이클(PMW)을 사용하여 기록된다. 이것을 이루기 위해서, 상기 시퀀스(110)는 DRAM 배열에 상기 행(Y)을 어드레스하도록 MUX를 높게 하고,

는 낮게(여기서

는 높게)되어야 한다. 다음의 시퀀스(110)는 MUX를 낮게 하고, 연속적으로 신호

를 낮게 하며, 여기에서 ALU(80,82,84)내의 중량기와 카운터의 클로킹(CLK를 동기화시키는)을 인에이블시킨다. 그래서 상기 어드레스 ALU(84)는 출력(102)에서 연속적인 어드레스(X₁,X₂,X₃,…)를 생성시키고, 반면에 Z-ALU(80)는 출력(81)에서 대응하는 입력 Z-값을 발생시키며, 컬러 ALU(84)는 출력(83)에서 대응하는 입력 컬러값을 발생시킨다.

그 뒤 ALU에 의해서 발생된 신호 Z₁,RGB₂,A₁은 각각 Z₂,RGB₂,A₂가 되도록 상기의 래치(86,90,108)에 의해서 지연되고, RAM(94,96)의 입력에 인가된다. Z-RAM(94)과 컬러-RAM(96)의 어드레스 입력(A₀-A_n)에서 X-어드레스(A₂)의 도착과 함께, 상기의 순차기(110)는 상기의 DRAM 배열의 행(Y)에서 각각의 픽셀 장소(X0,X1,X2,…)를 어드레스하는 RAM(94,96)의 열 어드레스 스트로보 입력(

)을 토글시킨다.

이와같은 것은 RAM(94,96)의 기록 인에이블(

) 입력의 값에 대해 조건부로 상기의 DRAM배열의 내용을 변조시키는 페이지 모드 기록 사이클을 공급한다.

상기의 PMW 사이클 동안 Z-버퍼 알고리즘을 공급하기 위해, 상기 시퀀스(110)는 Z-RAM에 직렬 클럭(SC)을 토글시키며, 반면에

는 Z-ALU(80)의 출력(81)에서 입력 Z-값(Z₁)의 발생을 동시에 직렬포트(직렬 판독 사이클) 외부로 현재의 Z-값(ZS)을 시프트시키기 위해 낮게 유지된다. 24-비트 비교기(88)는 그 뒤 차례로 각각의 픽셀(0-5)에 대해서 입력과 현재의 Z-값을 비교하고, 출력(89)에서 기록-인에이블 신호(

)를 발생시킨다.

그 뒤 신호(

)는

로 되기 위해 상기 래치(90)를 통하여 통과하는 바와같이 클럭 사이클의 지연에 영향을 받는다. 그래서, 동시에 상기의 어드레스(X₀-X₅)는 Z-RAM(94)과 컬러-RAM(96)에 공급되고, 입력값(Z₂,RGB₂)은 대응하는 DRAM포트(92,100)에 인가되며,

는 상기 데이타(Z₂,RGB₂)가 기록되었는지의 여부를 한정하는 각각의 RAM의 기록-인에이블 입력(

)에 인가되고, 이와같은 것은 상기의 입력 픽셀이 바람직한 2차원적인 영상에서 눈에 보이는지의 여부를 말하는 것이다.

이전 픽셀값의 기록이 동시에 수행된 하나의 픽셀에 대한 현재의 Z-값의 판독없이, 입력 픽셀당 가장 짧은 사이클 시간은 다음의 예에서 설명된 바와 같이 동일한 하드웨어를 사용한다. 하더라도 실제상으로 두배가 된다. 페이지 모드로 히다찌 HM53461P-10 VRAM을 사용할 때, 기록 사이클 시간은 70ns이고, 직렬 판독 사이클 시간은 40ns이다. 두개의 Z-값을 비교하는데 걸린 시간은 바른-TTL 7 F 85 비교기 칩을 사용할때 28ns이다. 이와같은 것은 판독, 기록 및 비교 동작을 수행하는데 총 40+28+70=138ns의 사이클 시간이 각각의 픽셀에 대해 필요하다. 그러나, 연속적인 시작에서 엑스트라 사이클의 셋-업 시간은 별도로 하고, 제4도와 5도에 따라 설명된 배열을 사용할때는, 각각의 픽셀에 대하 픽셀 사이클 시간, 이름하여 페이지 모드 기록 사이클 시간은 70ns가 걸리며, 이와같은 것은 판독 및 비교 동작(40+28=68ns가 걸린)이 이전 픽셀의 70ns 기록 사이클동안 이미 수행되었기 때문이다. 그래서, 특히 연속의 픽셀은 상기 예의 6개 픽셀보다 더 길기 때문에, 대략 수백 픽셀, 본 발명의 사용은 중요한 속도의 손실없이 Z-버퍼된 기록을 제공한다. 또한, 본 발명은 표준의 하드웨어 성분을 사용하여 경제적으로 구성된다.

만약 판독과 비교 동작에 걸리는 총 시간이 하나의 기록 사이클 시간(상기 예에서 70ns보다 긴)보다 길다면, 본 발명은 부가적인 클럭 사이클에 의해 입력 데이타를 클럭된 래치의 엑스트라 셋트를 사용함으로써 계속 공급될 수 있다. 이와같은 것은 필요하다면 지연시키는 판독과 비교를 하는데 걸리는 시간이 두 개의 기록 사이클 시간 주기에 걸쳐 영향을 미치도록 해준다.

상기 시퀀스(110)는 상기 행(Y)내의 X어드레스가 마지막 값(우측 X)에 도달하는 출력(320)(

)을 경유하여 상기 어드레스 ALU(84)신호까지 낮게 (

)를 유지시킨다. 이와같은 것은 연속의 끝을 표시하며, (

)는 다시 높게 되고, 시퀀스(110)는 Y-방향에서 Z와 컬러에 대한 선정된 기울기값에 따라 Z와 컬러 ALU(80,82)로 하여금 증량기를 갱신시키고, 어드레스 ALU(84)로 하여금 행 카운터(Y)를 갱신시켜 주는 출력(318)(

)을 스트로보시킨다. 그 뒤 상기 시퀀스(110)는 출력(324)(

)를 낮게 해주며, 새로운 값이 ALU(80,82,84)의 출력 카운터와 증량기로 전송되도록 해주며, 제5도를 기초로 하여 설명된 시퀀스는 다음의 연속 픽셀에서 반복된다.

상기 형태의 모든 행이 처리되었을 때, 어드레스 ALU(84)는 Y어드레스가 선정된 마지막 Y값(하부 Y)을 정합시키고, 다른 연속을 처리하는 신호를 상기 시퀀스(110)가 발생시키지 못하도록 출력(322)(

)에서 신호를 발생시키는 것을 검출한다. 그 뒤 ALU(84) 또는 시퀀스(110)는 원한다면 상기 형태가 기록된 것을 알리는 버스(3A)를 경유하여 CPU(3)를 사용하여 전달할 수 있다.

256행과 256열의 픽셀보다 더 높은 영상의 선명도를 가진 디스플레이는 물론 적절히 확대된 어드레스 스페이스와 더 많은 메모리 칩을 사용하여 구동될 수 있다. 예를들면, 512픽셀에 의해서 256행을 디스플레이하기 위해서, 18개의 4×64k칩은 숫자에서 두배가 될 수 있으며, 두개 그룹의 칩 사이에서 각각의 512픽셀(0-511)의 행을 분할하도록 어드레스될 수 있다. 한 그룹의 칩은 각 행에서 픽셀(0-255)을 이용할 수 있고, 반면에 다른 그룹은 픽셀(256-511)을 이용한다. 더 빠른 속도를 허용하기 위해서, 한 그룹은 우수화된 픽셀(0-510)을 이용할 수 있고, 반면에 다른 그룹은 기수화된 픽셀(1-511)을 이용한다. 이와같은 것은 각 그룹이 14MHz(70ns사이클 타임)에서 동작할 수 있다 하더라도 기록 동작의 인터리빙(interleaving)을 허용하며, 스태거된 타이밍과 함께 두개 그룹에 대한 기록은 효과적인 28MHz 픽셀 비율을 얻을 수 있다. 또한 출력 주사는 50MHz(직렬 판독 사이클 타임 40ns)까지 디스플레이 픽셀 비율을 얻기 위해 인터리브될 수 있다. 행 번호의 연장은 행 어드레스의 인터리빙과 관계없이 간단하다.

본 명세서로부터 다른 변조는 본 기술에 익숙한 사람에 대해 명확하게 될 것이다. 그런 변조는 상기의 성분과 그래픽 시스템의 사용과 설계에서 이미 공지된 다른 특성을 포함하고 있으며, 본 발명에서 이미 설명된 특성을 추가하거나 대신 사용할 수도 있다. 비록 청구범위가 특별한 조합의 특성에 대한 본 출원에서 공식화된다 하더라도, 본 출원의 명세 범위는 본 발명의 기술적 문제점이 이동하는가의 여부와 현재 청구한 바와같은 동일한 발명과 관련있는지의 여부를 본 기술에 익숙한 사람에게 명백한 하나 또는 그 이상의 특성의 개괄적인 것을 내외적으로 기술된 중요한 조합의 특성 또는 어떤 중요한 특성을 포함하고 있음을 이해하여야 한다. 그러므로, 본 출원은 새로운 청구사항이 본 출원의 수행동안 또는 본 출원으로부터 유래된 다른 어떤 출원의 그와같은 조합의 특성 및 다른 특성에 대해 공식화될 수 있다는 것을 말한다.

Claims (10)

1. 랜덤 억세스 메모리에 기억된 데이타와, 기억된 영상의 하나 또는 그 이상의 픽셀 행과 대응하는 상기 데이타와, 각각의 픽셀에 대한 컬러값을 기억시키기 위한 제1메모리(컬러 RAM)와 각각의 픽셀에 대한 깊이(Z)값을 기억시키기 위한 제2메모리(Z-RAM)를 포함하는 메모리를 변조시키는 장치에서, 상기 장치는 연속 픽셀에 대한 어드레스, 컬러값과 깊이(Z)값을 한정하는 입력 데이타를 수신하기 위한 수단과, 차례로 연속적으로 각각의 픽셀을 선택하고, 동시에 연속적인 어드레스, 입력 컬러값과 입력 Z-값을 발생시키기 위한 수단과, Z-RAM과 컬러-RAM의 어드레스 입력에 각각의 선택된 픽셀의 어드레스를 인가시키기 위한 수단과, 각각의 선택된 픽셀에 대한 현재의 Z-값을 Z-RAM으로부터 판독하기 위한 수단과, 각각의 선택된 픽셀에 대한 입력 Z-값과 함께 현재의 Z-값을 비교하기 위한 수단과, 각각의 선택된 픽셀에 대해 입력 Z-값을 Z-RAM의 어드레스 장소로 기억하고, 입력 컬러값을 컬러-RAM의 어드레스 장소로 기록시키기 위한 수단을 구비하고, 상기 수단은 만약 입력 Z-값이 상기 픽셀에 대한 현재의 Z-값보다 더 낮은 깊이를 나타낸다면 주어진 선택된 픽셀에 대한 새로운 컬러값과 Z-값을 한정하고, 입력 컬러값의 기록을 컬러-RAM으로 인에이블시키고, 입력 Z-값을 Z-RAM으로 인에블시키기 위해 비교 수단의 출력에 대응하고, 상기의 Z-RAM은 주 랜덤 억세스 배열과 직렬 억세스 메모리를 포함하고, 또한 상기의 장치는 동작중에 Z-RAM의 주배열로부터 Z-RAM의 직렬 억세스 메모리까지 연속적으로 모든 픽셀에 대해 Z-값을 전송시키기 위한 입력 데이타와 대응하는 수단을 포함하며, 반면에 주어진 픽셀에 대한 입력값이 Z-RAM의 주배열과 컬러-RAM으로 기록되고, 현재의 Z-값을 판독하기 위한 상기 수단은 직렬 억세스 메모리의 출력으로부터 연속적으로 연속 픽셀의 현재 Z-값을 판독하도록 인에이블되는 것을 특징으로 하는 데이타 변조 장치.
2. 제1항에 있어서, 연속 픽셀이 연속적으로 되는 다음의 픽셀인 것을 특징으로 하는 데이타 변조 장치.
3. 제1항 또는 제2항에 있어서, 각각 선택된 픽셀의 어드레스를 인가시키기 위한 수단이 직렬 억세스 메모리의 출력에서 차례로 이용할 수 있는 각각의 연속적인 픽셀에 대한 현재의 Z-값을 생성시키는 직렬 억세스 메모리에 클럭 신호를 인가시키기 위한 수단을 구비하는 것을 특징으로 하는 데이타 변조 장치.
4. 제1항 또는 제2항에 있어서, 비교 수단이 연속적인 입력 Z-값을 발생시키기 위한 수단에 접속된 제1입력과 Z-RAM의 직렬 억세스 메모리의 출력에 접속시키기 위한 제2입력을 가진 디지탈 비교기를 포함하는 것을 특징으로 하는 데이타 변조 장치.
5. 제4항에 있어서, Z-RAM과 컬러-RAM의 기록-인에이블 입력에 비교기의 출력을 접속시키기 위한 수단을 포함하는 것을 특징으로 하는 데이타 변조 장치.
6. 제1항 또는 제2항에 있어서, 컬러-RAM과 Z-RAM에 인가된 데이타를 각각의 컬러-RAM과 Z-RAM의 어드레스 입력에 인가된 신호와 상기의 RAM의 제어 입력에 인가된 신호와 함께 동기화시키기 위한 하나 또는 그 이상의 클럭된 래치를 포함하는 것을 특징으로 하는 데이타 변조 장치.
7. 제1항 또는 제2항에 있어서, 연속적으로 픽셀의 선택과 함께 동시에 컬러-RAM과 Z-RAM에 제어신호를 인가시키기 위한 시퀀스 회로망을 포함하는 것을 특징으로 하는 데이타 변조 장치.
8. 제1항 또는 제2항에 있어서, 상기의 컬러-RAM은 주 랜덤 억세스 배열과 직렬 억세스 메모리를 포함하고, 상기의 수단은 컬러-RAM의 주 배열에 접속시키기 위해 배열된 컬러-RAM으로 입력 컬러값을 기록하며, 또한 상기의 장치는 컬러-RAM의 직렬 억세스 메모리의 출력에 접속시키기 위해 배열된 화상 출력을 구비하는 것을 특징으로 하는 데이타 변조 장치.
9. 제1항 또는 제2항에 있어서, 컬러-RAM과 Z-RAM가 하나 또는 그 이상의 동일한 집적 회로망 메모리를 구비하는 것을 특징으로 하는 데이타 변조 장치.
10. 제1항 내지 제9항의 어느 항에서 청구한 바와 같은 장치를 구비하는 전자 그래픽스 시스템.

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