KR970003320B1 - 계층간 동기화시스템 및 이를 이용한 대규모집적회로 - Google Patents

계층간 동기화시스템 및 이를 이용한 대규모집적회로 Download PDF

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하지메 시라이시
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가부시키가이샤 도시바
사토 후미오
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Abstract

내용없음.

Description

계층간 동기화시스템 및 이를 이용한 대규모 집적회로
제1도는 종래의 대규모 집적회로를 나타낸 내부구성도
제2도(a) 내지 제2도(g)는 절대 동기식 집적회로에서의 동작을 설명하는 타이밍챠트.
제3도는 절대 동기식 집적회로에서의 동작을 설명하기 위한 회로예를 나타낸 블록도.
제4도는 본 발명의 1실시예에 따른 대규모 집적회로의 계층구조를 나타낸 부분 블록도.
제5도는 제4도에 나타낸 구성을 실현한 대규모 집적회로를 나타낸 평면도.
제6도는 제4도에 나타낸 구성에 있어서 기능블록의 작성조건을 나타낸 설명도.
제7도는 제4도에 나타낸 구성에 있어서 랑데뷰(rendezvous)유니트의 개략 구성도.
제8도는 랑데뷰유니트의 상위로부터 하위로의 전달부분을 나타낸 블록도.
제9도는 랑데뷰유니트의 하위로부터 상위로의 전달부분을 나타낸 블록도.
제10도는 제9도에 있어서 AND 논리회로 플레인(plain) 및 OR 논리회로 플레인의 상세한 구성을 나타낸 회로도.
제11도는 페트리네트(Petri net)에 의한 실시간 시스템 모델링 시뮬레이션(real time system modeling simulation)의 표기법을 나타낸 설명도.
제12도는 계층구조 동기화시스템의 동작을 나타낸 설명도.
제13도는 본 발명에 따른 대규모 집적회로의 설계순서를 나타낸 플로우챠트.
제14도는 상위블록과 하위블록에 있어서 시각 및 시간의 관계를 나타낸 설명도이다.
* 도면의 주요부분에 대한 부호의 설명
1∼8 : 블록 9 : 내부 2상 클록발생부
10 : 외부 클록입력단자 11 : LSI칩
12 : 본딩용 패드영역 13 : 제1기억회로
14 : 제2기억회로 15 : 조합회로/기억회로
16 : 친(親)블록 17 : 제0랑데뷰유니트
18 : 제1자(子)블록 19 : 제2자블록
20 : 제3자블록 21 : 제1랑데뷰유니트
22 : 제N손(孫)블록 23 : 제N+M손블록
24 : 기능블록 25 : 입력사상 일시기억회로
26 : 최종완료신호 판정회로
26a, 27a : 앤드논리회로 플레인
26b, 27b : 오아논리회로 플레인
27 : 활성화 타이밍 판정회로
28 : 출력사상 일시기억회로
29 : 활성화신호
30 : 입력신호 데이터군
31 : 출력신호 데이터군
32 : 완료신호 33 : 입력사상 발생신호군
35 : 1∼n개의 활성화신호 36 : 출력사상 발생신호군
50 : DAM기능블록 51 : 외부 상호 동작제어부
52 : 공통레지스터군 53 : 표준레지스터
54 : 라파메터 레지스터
55 : 상태제어 논리회로 및 상태 레지스터군
56, 58 : 전송원 선두어드레스 레지스터
57 : 전송원 최종어드레스 레지스터
59 : 데이터버퍼 레지스터
60 : 작업레지스터군
61 : 레지스터 파일부가 ALU
62 : 레지스터선택·버스개폐 제어부
63 : 외부 데이터버스
64 : 외부 어드레스버스
65 : 내부 데이터버스
66 : 전용선
100 : 대규모 집적회로
101, 102 : 명령버스
103, 104 : 명령버스 드라이버
105 : 블록 코드버스
107 : 표준버스
108 : 표준버스 드라이버
110, 130, 140 : 제1계층의 기능블록
111, 120 : 제2계층의 기능블록
112, 113, 114, 121, 123 : 제3계층의 기능블록
115, 116, 122, 124, 125, 126 : 제4계층의 기능블록
130∼136, 140∼146 : 기능블록
151 : 연결부
ø1, ø2, ø1', ø2' : 클록
ø11, ø12 : ø1의 클록
ø11', ø12' : ø1'의 클록
ø21, ø22 : ø2의 클록
ø21', ø22' : ø2'의 클록
D, D' : 데이터
RVU0 : 제0랑데뷰유니트
RVU1 : 제2랑데뷰유니트
R10∼R15, R20∼R26, R31∼R37, R41∼R45 : 랑데뷰유니트
ta0, ta1, ta2, ta3, ta1·N, tal·(N+M) : 기동시각
tc0, tc1, tc2, tc3, tc1·n, tc·(N+M) : 완료시각
RESET : 리세트신호 ERR-RCV : 에러수취신호
START : 기동신호
STOP : 중지신호
TERM : 정지신호
EVENT : 사상(事象)신호
TF-ERR : 에러신호
BUS-ERR : 시스템 버스에러신호
MBL-PAR : 메모리 파라메터에러신호
BLK-COMP : 블록전송 완료신호
TF-COMP : 전(全)전송 완료신호
INTRPT : 중단신호
ERR-COMP : 에러중단신호
NML-COMP : 정상전송 완료신호
BLK-INTR : 블록전송 중단신호
I1∼In : 입력단자군
O1∼On : 출력단자군
T1∼Tn : 단자군
N, N+1, N+P, N+M : 손블록
t(A1, N), t(A1, N+1), t(A1, N+P), T(A1+, N+M) : 독립계 클록
Ta : 외부 프로세스의 시계
Tb : 내부 프로세스의 시계
t ariv : 시스템 외부로부터의 데이터와 신호 및 프로세스의 도착시간
τin-life : 시스템 외부로부터의 데이터와 신호 프로세의 생존기간
τin-rv : 시스템 외부로부터의 데이터와 신호 및 프로세스의 수신가능시간
t in-rcv : 시스템 외부로부터의 데이터와 신호 및 프로세스의 수신개시 가능시각
t birth : 시스템내부 프로세스 발생시각
τproc : 시스템내부 프로세스 생존기간
t xf : 시스템 내부로부터의 데이터와 신호 및 프로세스의 발신시각
τxf-lifx : 시스템 내부로부터의 데이터와 신호 및 프로세스의 생존기간
t death : 시스템 내부 프로세의 소멸시각
τex-rv : 시스템 내부에서의 데이터와 신호 및 프로세스의 수신가능시간
t ex-rcv : 시스템 내부에서의 데이터와 신호 및 프로세스의 수신개시 가능시각
[산업상의 이용분야]
본 발명은 계층간 동기화시스템 및 이를 이용한 대규모 집적회로에 관한 것으로, 특히 기존의 시스템을 반도체칩내에 계층구조로 실현할 수 있도록 된 대규모 집적회로에 관한 것이다.
[종래의 기술 및 그 문제점]
소자수가 수십만개 이상에 달하는 대규모 집적회로는 그 복잡성 때문에 매뉴얼 설계는 불가능하므로 필연적으로 CAD에 의한 설계가 수행되고, 이 경우 이미 작성되어 있는 블록화된 회로를 조합시켜 집적회로가 구성되며, 조합되는 블록의 대표적인 것으로는 게이트어레이나 표준셀을 이용하여 설계된 것이다.
제1도는 응용기기의 일부 또는 대부분을 이루는 시스템으로서 사용되는 종래의 대규모 집적회로의 일례를 나타낸 내부구성도로서, 상기 대규모 집적회로는 LSI칩(11)내에 제1 내지 제8회로블록(1∼8)이 구성되어 있는바, 이들 블록(1∼8)은 내부 2상 클록발생부(9) 또는 외부 클록입력단(10)로부터의 클록신호에 의해 동작된다. 그리고, 이들 블록(1∼8)은 본딩용 패드영역(12)을 통해 LSI칩(11)의 외부와의 사이에서 신호의 입출력을 수행하도록 구성되어 있다.
이와 같은 대규모 집적회로를 설계하는 데에는 시스템을 그 기능에 따라 제1 내지 제8블록으로 분할하고, 각각의 블록에 대해 논리회로의 설계를 게이트어레이 등을 이용하여 수행한다. 그리고, 이들 블록(1∼8)을 전부 접속하여 CAD장치에 논리도면의 내용을 입력하고, 전체의 논리 시뮬레이션을 수행하여 설계가 올바른가의 여부의 검증을 수행한다. 이 결과를 기초로 대규모 집적회로의 배치, 배선, 시작, 개량을 수행하였다.
또한, 대규모 집적회로를 올바르게 안정하게 동작시키기 위해 다음의 방법을 이용하고 있다. 즉, 내부 2상 클록발생부(9) 또는 외부 클록입력단자(10)로부터 공급되는 동기화 클록을 칩 전체에 배송하도록 하는 바, 예컨대 각 클록을 클록(ø1, ø2)과 같은 간단한 2상 클록계로 동일하고, 또한 가능한 한 기억회로 부분을 동기형으로 구성하며, 중요한 타이밍 판정 및 발생부분은 상기 간단한 2상 클록계로 동기를 취하도록 한다. 이 결과 각각의 회로블록 상호간에는 제어신호가 회로망의 눈이 되도록 둘러쳐져 각 회로는 강한 타이밍 의존관계로 결합되어 있었다.
상기 설명한 바와 같이, 종래의 대규모 집적회로에서는 이를 안정하게 동작시키기 위해 마이크로 프로세스와, 게이트어레이 및, 표준셀 등의 논리 구성요소에 대해 간단한 2상 클록계를 이용하여 칩 전역을 동기화시키는, 소위 절대 동기형의 설계방법이 채용되었다. 이 때문에 만일 칩 전체에 배송되고 있는 간단한 2상 클록이 나타내는 시각이 칩내의 소정 장소에 다르게 도착된 경우에는 칩내의 회로 시스템이 오동작되는 위험성을 내포한다. 이 위험성은 현실로 되어 있고, 상기한 방법은 이미 현재의 1.5∼1.0㎛ 치수의 CMOS프로세스에서 조차 통용되지 않고 있다.
예컨대, 제1도에 나타낸 장치의 경우 칩내부를 제1 내지 제8블록(1∼8)으로 분할하고 있지만, 이들 블록 분할에 있어서 시스템 요구사양의 상세한 분석을 수행하여 설계하는 경우는 거의 없다. 즉, 이미 설계되어 있는 ALU와, 멀티플렉서, 디코더, 레지스터 파일, 플립플롭, ROM, RAM, 카운터, 시프트레지스터 및, 기본 게이트(NAND, NOR, NOT 외)등의 물리적인 치수가 알려져 있는 셀라이브러리, 또는 MPU 코어나, 주변(pehipheral) 코어 등이 독립된 고기능 블록을 이루는 대형셀(메가셀)을 직접 할당하여 수행하는 칩구성법이 주류이다.
따라서, 이미 상기한 바와 같이 초고속·대규모 집적회로에 강제로 상기 절대동기식 설계방법을 적용하고자 하면, 클록배송 라인군이 대부분 혼란스럽게 되고, 이를 구제하도록 설계적으로 배려하는 것은 거의 불가능하기 때문에 오동작이 발생할 확률이 대단히 커지게 되며, 이 때문에 클록주파수를 낮추어 확실한 동작을 지향한다. 그 결과 1.0㎛ 치수로 구성한 대규모 집적회로의 경우, 소자의 스위칭속도는 300ps∼1ns로 대단히 고속임에도 불구하고, 칩 전체 시스템동작 최고속도는 그것의 1/50∼1/100인 대단히 저속으로 설정할 수 밖에 없는 상황으로 된다.
이후, 초대규모 집적회로에서는 0.6㎛ 치수 이하의 초미세화 기술이 채용되어 로직에서는 수백만으로부터 수천만, 메모리에스는 1억개 정도의 소자수로 되어 칩크기가 10×10㎜ 이상으로 커지게 되는 것이 예상되고, 또한 동작주파수는 30∼100MHz로 고속화된다.
이와 같은 상황에서는 소자 지연시간에 비해 배선 지연시간의 비율이 증가한다. 즉, 소자의 스위칭속도가 0.1∼0.3ns에 대해 배선지연은 수 ns/㎜로 되고, 예컨대 100MHz의 클록주파수에서는 1클록이 10ns이기 때문에 배선지연의 영향이 얼마나 큰가를 알 수 있다.
현재에 있어서도 이미 제품화되어 있는 LSI칩을 비용절감과 고속화를 도모하기 위해 칩축소화(shrink)를 도모하면, 칩의 오동작을 초래하는 근본적인 설계의 확인을 촉구하는 것은 적어도 없게 된다. 더욱이 초대규모 집적회로의 경우, 클록은 칩의 각 장소에서 고유의 동기화 방법을 채용하고 있기 때문에 배선경로나, 간접적인 타이밍의 변동에 의해 대폭적인 위상차의 발생을 할 수 없게 되어 있다.
이와 같이 칩크기가 커질수록, 또는 미세 프로세스로 되면 될수록 이루어진 만큼 타이밍적인 부작용이 커지게 되는데, 이와 같은 상황을 제2도(a) 내지 제2도(g)에 나타낸 타이밍챠트를 예로 들어 설명한다. 제2도(a)와 제2도(b)에 나타낸 바와 같이, 클록(ø1)의 클록(ø11, ø12)이나, 클록(ø2)의 클록(ø21, ø22)도 시스템내의 블록에 도착하는 경우에는 제2도(d)와 제2도(e)에 나타낸 바와 같이 클록(ø1')의 클록(ø11', ø12')이나, 클록(ø2')의 클록(ø21', ø22')과 같이 대폭적으로 위상이 어긋나게 된다.
이와 같은 클록으로 동작하는 시스템의 예로서, 제3도에 나타낸 회로를 고려한다. 제3도에 나타낸 제1기억회로(13)로부터 제2도(c)에 나타낸 바와 같은 데이터(D)를 취출하고, 제2기억회로(14)로부터 제2도(f)에 나타낸 바와 같은 데이터(D')를 취출하면, 이들 기억회로(13, 14)의 출력이 입력된 조합회로/기억회로(15)로부터 제2도(g)에 나타낸 바와 같은 출력(X)을 얻게 된다. 이 경우 제1기억회로(13)에 제2도(a)와 제2도(b)의 클록(ø1, ø2)이 공급되고, 제2기억회로(14)에 제2도(d)와 제2도(e)의 클록(ø1', ø2')이 공급되며, 조합회로/기억회로(15)에 클록(ø2')이 공급되는 바와 같은 상태로 된다. 이 경우 조합회로/기억회로(15)로부터의 출력(X)으로서는 기대된 f(D1, D1')가 얻어지지 않고, 잘못된 결과 f(D1', D2)가 얻어진다는 문제가 발생된다.
또한, 클록계의 배송경로의 길이의 차나, 주회 등에 기인하는 위상차는 집적회로의 각 장소에서 임계버스(critical bus)를 발생시켜 동기형 회로설계법의 이점이 손실된다. 이를 회피하는데에는 동작주파수를 낮추고, 다음의 안전한 타이밍까지 대기시키는 국소적인 시간조정이 필요로 된다. 이는 소자수의 여분의 증대를 초래하고, 또한 대국적인 타이밍 예측을 할 수 없게 된다는 새로운 문제를 발생시키게 되며, 또한 종래 수행할 수 있었던 칩축소화나 회로변경에 따라 다시 오동작을 일으키는 원인으로 된다.
따라서 상기한 바와 같은 문제는 ASIC(Application Specific IC)가 널리 사용되고 현재에는 설계자가 미리 완성한 LSI를 축소화하여 메가셀로 이용하는 경우나, 이미 LSI제조업자가 제공하고 있는 메가셀의 라이브러리를 활용하여 보다 대규모한 LSI설계를 수행하는 경우에는 커다란 장애로 된다. 이와 같은 상황은 대규모적인 소프트웨어를 구축하는 경우, 소규모적인 소프트웨어에 대해서는 유효하던 공통변수가 바뀌어 부작용을 야기시켜 안전한 구축이 실현될 수 없게 된다.
이와 같은 종래의 대규모 집적회로에서는 중요한 구성요건으로 되어 왔던 절대 동기식 방식에 의한 설계를 채용하고 있으면서 현실에는 절대적인 타이밍을 만드는 방법이 존재하지 않기 때문에 완전하게 동작하는 대규모 집적회로를 예측할 수 있는 대국적인 설계법이 발견되지 않아서 실제로 설계된 대규모 집적회로에서는 동작되는 가능성 정도의 신뢰성 밖에 얻어지지 않았다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 기존의 기능블록을 구성요건으로 재이용하여 집적회로를 설계한 경우에 각 장소에서 클록의 지연이 발생하여도 초고속동작을 얻을 수 있도록 된 계층간 동기화시스템을 제공함에 그 목적이 있다.
또한, 상기 계층간 동기화시스템을 이용한 대규모 집적회로를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, 복수의 기능블록을 갖춘 시스템에 있어서, 기능블록이 계층구조를 이루면서 상위 시각변수로 표현되는 상위 시각계에서 입력 사상신호(事象信號)를 발생시키는 상위 기능블록과 로컬(local) 시각변수로 표현되는 로컬시각계에 따라 소정의 작업을 수행하는 하위 기능블록이 계층간 동기화 수단으로 결합된다. 이 계층간 동기화수단은 상위 기능블록에서 발생한 입력사상 발생신호를 기초로 하위 기능블록을 활성화시키는 신호를 로컬시각계에서 발생시켜 하위 기능블록에 인가함과 더불어 하위 기능블록에서 발생한 출력사상 발생신호를 일치시켜 완료신호를 상위 시가계에서 발생시켜 상위 기능블록에 인가한다.
특히, 계층간 동기화수단은 상위 기능블록과 하위 기능블록의 각 타이밍변수를 이용하여 추상화 타이밍 시뮬레이션 및 자동논리합성후의 실타이밍 시뮬레이션에 의해 얻어진 것으로, 각 블록간의 절대적인 동기를 도모하지 않고서 고속으로 확실하게 동작하는 시스템을 용이하게 얻을 수 있게 된다.
또한, 반도체칩내의 회로구성을 계층구조를 이루면서 독립된 클록으로 동작하는 복수의 기능블록으로 구성하고, 상기 계층간의 입력사상 일시기억수단과, 활성화 타이밍 판정수단, 최종완료신호 판정수단 및, 출력사상 일시기억수단을 설치함으로써 상위블록으로부터의 입력사상 발생신호군을 입력사상 일시기억수단에 입력하여 일시보존하며, 입력사상 일시기억수단으로부터의 신호를 기초로 하위블록의 활성화, 즉 기동을 판정하여 상기 하위블록에 대해 활성화신호를 송출한다. 그리고 출력사상 일시기억수단에서는 상기 하위블록으로부터 그 동작상태에 따라 완료신호를 포함하는 출력사상 발생신호군을 수취하여 보존하고, 최존완료신호 판전수단에서는 출력사상 일시기억수단으로부터의 신호를 기초로 최종완료상태를 판정하여 상기 상위블록에 최종완료신호를 송출한다. 이에 의해 복수의 블록은 전체적인 절대동기에 관계없이 작용될 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제4도는 본 발명의 1실시예에 따른 대규모 집적회로의 부분 블록도로서, 칩내에 신호(AO)로 나타낸 친(親)블록(16)을 최상위로 한 시스템을 구성하고, 다음에 그 지배하에 기호(RVUO)로 나타낸 제0랑데뷰유니트(17)를 동기화회로로 하여 친블록(16)의 일부로 조합한다. 그리고, 상기 제0랑데뷰유니트(17)를 통해 하위의 기호(A1)로 나타낸 제1자블록(18)과, 기호(A2)로 나타낸 제2자블록(19) 및, 기호(A3)로 나타낸 제3자블록(20)이 되며, 그 아래에는 기호(A1.N)로 나타낸 복수의 제N손블록(22; 기호(A1.N) 및 기호(N+M)로 나타낸 제N+M손블록(23)이 접속되어 있다.
제5도는 제4도에 나타낸 구성을 구체적으로 나타낸 평면도로서, 여기서 대규모 집적회로(100)는 상하 끝부근에 명령버스(101, 102)에 접속되는 명령버스 드라이버(103, 104)를 갖추고, 좌측단 부근에는 블록 코드버스(105)와 접속된 블록 코드버스 이버(106), 우측단 부근에는 표준버스(107)와 접속된 표준버스 드라이버(108)가 각각 설치되어 있다.
상기 대규모 집적회로는 복수의 기능블록을 갖추고, 이 복수의 기능블록은 계층구조를 이루고 있다. 예컨대, 기능블록(110, 130, 140)은 제1계층이고, 다른 블록은 하위계층을 이룬다. 여기서, 상기 블록(110)은 랑데뷰유니트(R10)를 매개로 제2계층의 기능블록(111)에 접속되고, 이 기능블록(111)에는 제3계층의 기능블록(112, 113, 114)이 각각 랑데뷰유니트(R11, R12, R13)에 접속된다. 그리고 기능블록(114)에는 랑데뷰유니트(R14)를 매개로 제4계층의 기능블록(115)이 접속되고, 또한 기능블록(115)에는 랑데뷰유니트(R15)를 매개로 기능블록(116)이 접속되어 있다.
또한, 블록(110)에는 제2계층의 블록(120)이 랑데뷰유니트(R20)를 매개로 접속되고, 이하 제3계층의 블록(121), 제4계층의 블록(122)이 각각 랑데뷰유니트(R21, R22)를 매개로 순차적으로 접속되며, 제3계층의 블록(123), 제4계층의 블록(124, 125, 126)이 각각 랑데뷰유니트(R23, R24, R25, R26)를 매기로 순차적으로 접속되어 있다. 이하, 마찬가지로 기능블록(130∼136 및 140∼146)과, 랑데뷰유니트(R31∼R37, R41∼R45)에 의한 계층구조가 실현되어 있다. 또, 랑데뷰유니트는 기능블록간에 형성된 연결부에 형성되는데, 예컨대, 랑데뷰유니트(R10)는 연결부(151)의 부분에 형성되어 있다.
다음에 기능블록의 내용에 대해 제6도를 참조하여 설명한다.
제6도에 나타낸 바와 같이, 자기 동기클록으로 동작하는 기능블록(24)은 외부로부터 활성화신호(29)를 인가받아 입력신호 데이터군(30)을 처리하여 출력신호 데이터군(31)을 출력하고, 또한 완료신호(32)를 외부로 출력한다. 여기서, 기능블록(24)의 동작에 대해 설명한다. 상기 기능블록(24)은 입력신호 데이터군(30)을 수취하고, 상위블록은 랑데뷰유니트를 활용하여 작성된 활성화신호로서 기동된다. 그리고, 기대한 통과작용을 한 결과는 완료신호(32)로 지시한 시각에 소정의 출력신호 데이터군(31)을 상위블록에 인도된다. 여기서, 활성화 기간은 τx=tcx-tax로 표현되는데, tcx는 블록(x)의 완료시각이며, tax는 기동시각이다. 또, 각 기능블록(24)내에서 사용되는 타이밍은 외부의 블록에 직접 의존하지 않으면서 독립적이다.
예컨대, 제4도에 나타낸 각 기능블록, 즉 친블록(16)과, 제1자블록(18), 제2자블록(19), 제3자블록(20), 제N손블록(22) 및, 제N+M손블록(23)은 각각 기동시각(ta0, ta1, ta2, ta3, ta1·N, tc1·(N+M))에 기동하여 각각 완료시각 ta0, ta1, ta2, ta3, ta1·n, tc1·(N+M))까지 동작한다.
이와 같이, 기능블록은 초대규모 집적회로를 실현하는 요소로 이루어지므로 외부와의 신호교환에 관한 조건을 엄밀히 정의할 필요가 있다. 이 때문에 시스템 기술용어나, 이에 속한 하드웨어 기술용어를 이용하여 의미적(Semantics)으로나, 구문적(syntax)으로 정확히 정의하지 않으면 않되고, 또한 CAD나 칩에 의해서도 유용하므로 소정 블록이나 소정 계층에서도 동일한 형식으로 회로가 구성될 수 있도록 될 필요가 있다.
제7도는 제4도에 나타낸 제0랑데뷰유니트(17)와, 제1랑데뷰유니트(21)를 시초로 하는 랑데뷰유니트의 구성을 나타낸 개략도로서, 상기 랑데뷰유니트는 상위블록의 동기계(同期系)와, 그 상위블록이 직접 이용되는 하위블록의 동기계의 조정, 즉 데이터 및 사상의 일치를 전문적으로 실행하는 일치 존(zone)으로서의 동기화블록이다.
이 동기화블록은 상위블록으로부터의 입력사상 발생신호군(33)을 받아들이는 입력사상 일시기억회로(25)나, 활성화조건(천이조건)을 판정하여 하위블록에 1∼n개의 활성화신호(35)를 출력하는 활성화 타이밍 판정회로(27), 역으로 하위블록군으로부터 퇴각된 완료신호를 출력사상 발생신호군(36)으로 받아들여 보존하는 출력사상 일시기억회로(28) 및, 상위블록에 대해 1∼m개의 최종완료신호(34)를 출력하는 최종완료신호 판정회로(26)를 구비하고 있다.
제8도에 제7도에 있어서 상위블록으로부터 하위블록으로 신호전달을 수행하는 부분, 즉 입력사상 발생신호군(33)과, 입력사상 일시기억회로(25), 활성화 타이밍 판정회로(27) 및, 하위의 기능블록으로서의 DMA기능블록(50)을 나타낸 것이다. 여기에서는 입력사상 발생신호군으로서 리세트(RESET)와, 에러수취(ERR-RCV), 기동(START), 중지(STOP), 정지(TERM) 및, 사상(EVENT)을 나타낸 신호가 포함된다.
상기 입력사상 일시기억회로(25)는 복수의 래치(latch; L1∼Ln)를 포함하고, RESET신호는 래치(L1), ERR-RCV신호는 래치(L2), START신호는 래치(L3), STOP신호는 래치(L4), TERM신호는 래치(L5), EVENT신호는 남는 래치에 입력되어 유지된다.
한편, 단자군(T1∼Tn)에 나타낸 활성화신호는 하위의 블록인 DAM기능블록(50)의 외부 상호 동작제어부(51)에 입력되고, 여기에서는 기동, 정지, 중단, 재개 등의 제어를 수행한다. 그리고, 외부 상호 동작제어부(51)에는 공통레지스터(52)와, 표준레지스터(53), 파라메터 레지스터(54) 및, 상태제어 논리회로 및 상태 레지스터군(55)이 설치되고, 각각 내부 데이터버스(65)와 접속되어 있다. 이들 레지스터(52, 53, 54)를 이용하여 논리회로(55)에서 얻어진 연산제어신호는 레지스터파일 부착 ALU(61)에 인가되고, 그 연산결과는 내부버스(65)에 출력되며, 이 내부버스(65)에는 전송원 선두어드레스 레지스터(56)와, 전송원 최종어드레스 레지스터(57), 전송원 선두어드레스 레지스터(58), 데이터버퍼 레지스터(59) 및, 작업레지스터군(60) 등도 접속되어 있다.
상기 내부 데이터버스(65)는 외부 데이터버스(63)와 레지스터선택·버스개폐제어부(62)를 매개로 접속되고, 여기에는 외부 어드레스버스(64)도 접속되어 있다. 그리고, 레지스터선택·버스개폐 제어부(62)와 상태제어 논리회로 및 상태 레지스터군(55)간은 전용선(66)으로 접속되어 있다. 상기 DMA기능블록에서는 활성화 타이밍 판정회로(27)로부터 출력된 신호를 기초로 원하는 데이터 전송동작을 수행한다.
제9도는 제6도에 있어서 하위블록으로부터 상위블록으로 신호전송을 수행하는 부분, 즉 제어되는 하위는 DAM기능블록(500)과, 출력사상 일시기억회로(28) 및, 최종완료신호 판정회로를 나타낸 것으로서, 제8도에 나타낸 것과 동일한 외부의 DMA기능블록(50)으로부터는 전송에러신호(TF-ERR)와, 시스템 버스에러(BUS-ERR), 메모리 파라메터에러(MBL-PAR), 블록전송 완료신호(BLK-COMP), 전(全)전송 완료신호(TF-COMP) 및, 중단신호(INTRPT) 등이 출력된다. 그리고, 이들 신호는 출력사상 일시기억회로(28)에 설치된 복수의 래치(LO1∼LOn)에 입력되어 유지된다.
이들 래치의 출력에 의해 최종완료신호, 예컨대 에러중단신호(ERR-COMP), 정상전송 완료신호(MNL-COMP), 블록전송 중단신호(BLK-INTR) 등이 최종완료신호 판단회로(26)의 앤드논리회로 플레인(26a) 및 오아논리회로 플레인(26b)에 의해 형성되고, 예컨대 에러중단신호(ERR-COMP)는 래치(LO1, LO2, LO3)의 출력을 앤드게이트(AND11, AND12, AND13)에 의해 논리곱을 취하며, 이들의 출력을 오아게이트(OR1)에 의해 논리합을 취한 것이다.
제10도는 제9도에 나타낸 앤드논리회로 플레인(26a) 및 오아논리회로 플레인(26b)의 상세한 구성을 나타낸 회로도서, 이 회로는 프로그래머블 로직어레이(PLA)로 되어 있고, 입력단자군(I1∼In)에 접속되었으며, 도면중 x로 표시되고 있는 접속교점을 논리 0에 대해 단절하는 프로그래밍을 수행함으로써 원하는 앤드게이트의 조합논리를 출력단자군(O1∼Om)으로부터 얻어진다. 제8도에 있어서 앤드논리회로 플레인(27a) 및 오아논리회로 플레인(27b)의 구성도 동일하다.
상기 실시예에서는 입력사상 일시기억회로 및 출력사상 일시기억회로는 래치회로로 구성되어 있지만, 래치에 한정되지 않고, J-K형, RS형 등의 플립플롭이나 다른 형식의 일시기억회로를 이용할 수도 있다.
상기 설명한 동기화 블록(랑데뷰유니트)은, 제11도에 나타낸 실시간 동작모델기술/검정법으로서 저명한 패트리네트(Petri net)의 이론에 적합하다. 즉, 이 이론에 따라 필요조건이 갖추어지면, 다음의 단계로 진행하는 대기를 수행한다. 이 결과 랑데뷰유니트는 페트리네트에 있어서 발화조건으로 칭하는 천이(활성화조건)를 판정하여 활성화신호를 발생시키고, 프레이스로 칭하는 기능블록에 인가된다. 즉, 상기 동기화블록에서는 활성화신호를 하위의 기능블록에 대해 인가하는 것 뿐으로, 직접 클록을 인가하여 나누는 것은 아니다.
또한, 상기 페트리네트의 논리 하위의 기능블록으로부터 상위의 기능블록으로 데이터나 명령을 전송하는 경우에도 적용된다. 즉, 하위에서의 일의 완료조건이 같게 된 것을 취해 상위블록으로 완료보고를 수행한다.
다음에 상기 동기화 블록의 동작에 대해 제7도를 다시 참조하여 상술한다. 먼저, 상위블록으로부터 하위블록의 활성화에 필요한 조건으로 되는 입력사상 발생신호군(33)을 입력사상 일시기억회로(25)에 보존한 다음 활성화타이밍 판정회로(27)에 의해 활성화조건(천이조건)을 판정하고, 1∼n개의 활성화신호(35)를 발생시킨다. 역으로 하위블록군으로부터 돌려보내는 완료신호를 출력사상 발생신호군(36)으로 하여 출력사상 일시기억회로(28)에 보존하고, 최종완료신호 판정회로(26)에서 최종완료상태로 되기까지 일치시켜 조건이 합치된 경우에 상위블록에 1∼m개의 최종완료신호(34)를 출력한다.
제12도는 본 실시예에 있어서 계층구조 동기화시스템의 동작을 설명하는 설명도로서, 예컨대 제1자블록(18)이 제N손블록(22)과, 도시되지 않은 제N+1손블록, 도시되지 않은 제N+P손블록 및, 제N+M손블록(23)을 활성화시키면 된다. 제6도는 이들의 동작의 완료가 일치되는 경우에 있어서 제1랑데뷰유니트(21)의 역할을 나타낸 것으로서, 각 손블록(N, N+1, N+P, N+M)은 상호 동기계가 독립되어 각각 독립계를 클록 t(A1, N), t(A1, N+1), t(A1, N+P), t(A1, N+M)을 갖추고, 이들 손블록은 기호(RVU1)로 나타낸 제1랑데뷰유니트(21)와 기호(RVU1')로 표시되는 도시되지 않은 랑데뷰유니트를 매개로 상위의 블록인 기호(A1)로 표시되는 제1손블록(18)의 클록[t(A1)]에 대해 모두 관계없이 동작한다. 즉, 시스템 전체로서는 마치 절대적인 시간이 존재하지 않는 것과 같은 계로 되어 있다.
제13도는 본 발명에 따른 대규모 집적회로의 설계순서를 나타내 것으로서, 여기에서는 초대규모 집적회로(예컨대, 50만 소자이상, 0.6㎛ 치수 이하의 CMOS 또는 BiCMOS프로세스로 칩크기 10×10㎜ 이상)를 설계하는 것으로 한다.
먼저, 개념설계를 수행하는데(단계 S11), 이 단계에서는 설계하고자 하는 초대규모 집적회로에 소정 기능을 인가하거나 요구특성으로서의 기본사양을 결정한다. 따라서, 기존의 메가셀로 어떠한 것을 사용하는가에 대해서도 결정하고, 필요한 기능을 가진 기능블록이 없는 경우에는 그 자체로 폐지된 독립적인 기능과 이를 원활히 수행하기 위한 독립적인 타이밍(클록제)을 갖도록 설계한다. 이 경우 기능블록은 이에 인가되는 입력신호 또는 데이터군과, 결과로서 얻어진 출력신호 또는 데이터군을 대기하고, 활성화되는 경우에는 항상 동일한 동작이 실행되도록, 결국 가시값을 높게 한다.
이어, 이와 같은 메가셀을 조합시킨 경우에는 전체로서 어떠한 동작을 수행하는가에 대해 동작·행동 모델설계를 수행하고(단계 S12), 이들 설계에 있어서는 상류 CASE(Computer Asisted Software Engineering)장치로 칭해지는, 예컨대 CADRE사의 Teamwork 등의 설계장치가 사용되며, 이 장치는 사용자 요구사양을 분석하여 시스템설계를 수행하는 것을 원조하는 것이다.
다음에 시스템 기능설계 및 구조설계가 수행된다(단계 S13). 즉, 각 블록에 있어서 기능 및 구조의 상세가 검토되고, 그 결과를 기초로 LSI상세 기능의 기술 및 기능 시뮬레이션이 수행된다(단계 S14). 이들 설계에 있어서는 LSI시스템 기술 용어로서, 예컨대 VHDL(VHSIC(Very High Speed IC) Hardware Description Language) 등이 사용된다.
이어, 논리합성 및 엄밀한 타이밍 시뮬레이션이 수행도어(단계 S15) 회로와 상세가 결정되고, 이를 기초로 소자의 배치, 배선 마스크패턴 등이 설계된다(단계 S16). 이 단계에서는 자동논리합성의 장치가 사용되는데, 대표적인 것은 Synopsys이다.
그리고 단게(S14) 및 단계(S15)에 있어서, 기능블록의 활성화는 이 블록의 외부로부터 수행되도록 구성하고 이를 이용하는 상위의 기능블록으로 조정도록 한다. 상위의 기능블록은 상기한 동기화블록(랑데뷰유니트)에 의해 이용되는 하위블록의 활성화시기 및 완료시기를 일치시키도록 설정한다. 여기서 활성화시기, 완료시기의 타이밍은, 예컨대, 페트리네트와 같은 실타이밍 모델링 시뮬레이션 표기법에 있어서 암호를 실현하는 사상발생신호군에 의해 만들어진 것으로 한다.
한편, 동기화블록은 적어도 입력사상 발생신호군을 일시적으로 보호하는 기억회로와, 이들 기억회로의 조합으로 활성화(발생)시키는 타이밍을 판정하는 회로, 출력신호군 또는 데이터군 또는 독립의 완료타이밍을 알리는 출력사상 발생신호군을 일시적으로 유지하는 기억회로 및, 기억회로의 출력의 조합으로 기대되고 있는 최종목적의 완료신호를 판정하는 회로로부터 구성된다. 그리고, 동기화회로는 단독으로 복수의 하위블록을 동일한 시기에 병행하여 활성화할 수 있도록 한다.
또한, 동기화블록은 단독으로도 복수의 하위블록으로부터 개개의 완료신호를 각각의 타이밍으로 수취하여 판정회를 통해 최종목적의 완료신호를 만들어 출력할 수 있도록 한다. 또한, 동기화블록은 계층적으로 조합되어 복수개 이용될 수 있다. 이 때문에 동기타이밍의 대기를 수단계로 나누어 이용하는 것도 가능하고, 상기 동기타이밍으로서는 초대규모 집적회로칩의 외부로부터 인가된 원래의 클록을 친(親)으로 만든 것이나, 각 계층레벨에 위치하는 기능블록의 중에서 독자적으로 발생한 것이나, 원래의 클록계를 이용하여 간접적으로 만든 것도 양호하다. 또, 동기타이밍에서 가장 중요한 것은 동기화회로내에서 만들어진 입력 또는 출력의 사상 발생신호군을 판정한 결과의 활성화타이밍 또는 완료타이밍이다.
이와 같은 타이밍의 설계에 대해 다음에 더욱 상세히 설명한다. 이러한 설계 레벨로서는 2단계이고, 레벨(1)로는 다음의 9단계의 결정단계가 있다. 먼저, 상위블록인 구동 프로세스로서, (1) 시스템외부로부터의 데이터와, 신호 및 프로세스의 도착시간(t ariv), (2) 이들의 생존시간(τin-life)이 있다. 또한, 하위블록인 피구동 프로세스로서, (3), (1)의 수신가능기간(τin-rv) 및 수신개시 가능시각 (t in-rcv), (4) 시스템내부 프로세스 발생시각(t birth) (5) 시스템내부 프로세스 생존기간(τproc), (6) 시스템부로부터의 데이터와, 신호 및, 프로세스의 발신시각(t xf), (7), (6)의 생존기간(τxf-lifx), (8) 시스템내부에서의 데이터와, 신호 및, 프로세스의 수신가능시간(τex-rv) 및 수신개시 가능시각(t ex-rcv)이 있다.
이들의 관계는 제14도에 나타낸다.
상기 랑데뷰유니트에 있어서 호출측(외부 프로세스측)의 시계를 Ta, 피호출측(내부 프로세스측)의 시계를 Tb로 하고, 양자간에는 시계는 존재하지 않는 것으로 한다. 이는 일반적으로 다른 프로세스는 모두 별개의 시계에 의해 독립적으로 표현할 수 있기 때문이다.
상기한 단계(S11) 및 단계(S12)에 의해 레벨(1)의 추상화 타이밍 시뮬레이션을 이용하여 완성된 모델에 의해 단계(S13)로 랑데뷰유니트의 외부 사양설계와 검증을 수행한다. 상기 레벨(1)에 있어서 시간변수(t)는 시각을 나타내고, τ는 시간간격을 나타낸 것이지만, 엄밀한 구별이 필요한 경우이기 때문에 다음과 같은 표현을 수행하는 것으로 한다.
전후관계 t1<t2, 동시관계 t3//t4 τ3//τ4, 무관계 t5/=t6 τ5/=τ6, 기간내 t7 in t8 τ7 in τ8, 기간외 t9 out t10 τ9 out τ10.
또 상기 표현한 일예이고, 다른 표기법을 채용하는 것이 가능한 것은 물론이다. 예컨대, 전후관계를 나타내는데, t1 LT(Less Than) t2라는 표현을 채용할 수 있다.
다음에 설계레벨(2)로 이행한다.
이 레벨에서는 상기한 단계(S14, S15, S16)에 적합될 수 있도록 추상화 시간변수(시각 시간간격)에 구동측의 시계 및 기존설계의 평가가 끝난 메가셀을 배당하도록 한다.
이와 같은 설계순서에 있어서 랑데뷰유니트를 계획으로 사용하면, 칩내에서 신호나 데이터를 정확히 받아 전달한다. 또한, 시스템 기술용어나 하드웨어 기술용어로 새로 전후순서, 동시, 무관계, 기간외, 기간내 등의 시각 및 시간간격 변수를 중요한 수단으로 받아들이면 효과적이고, 그 결과 설계자는 익숙한 용어를 사용하여 최대규모 집적회로의 설계나 구성을 수행할 수 있게 된다.
이와 같이 최대규모 집적회로를 구성하는 각 블록을 제5도에 나타낸 기능블록의 작성조건을 엄밀히 준수하여 설계하고, 또한 상위블록이 랑데뷰유니트를 동기유니트로 사용하도록 함으로써 제6도로부터 알 수 있는 바와 같이 시스템 설계자가 칩내에 요구시스템을 실현하는 경우, 상위블록과 타이밍의 관계를 예측할 수 있다. 이에 의해 수학적인 방법을 이용한 시스템 시뮬레이션도 용이하게 된다.
이는 논리도를 사람의 손으로 그리는 논리설계법에서는 이미 최대규모 집적회로를 구성할 수 없게 된 현재, 시스템 기술언어 레벨어서 충분히 시스템 동작모델의 올바른 검증이 가능하다는 대단히 커다란 의미를 갖고 있다. 따라서, 사용자와 메이커가 협력, 분담하여 원하는 최대규모 집적회로를 얻도록 한 경우에도 사용자 자신이 칩의 구성을 언어레벨로 수행하여 바람직한 형태가 가능하게 된다. 즉, 상기한 바와 같이 계층화 동기화방법을 설계하는데 있어서 CAD장치를 이용하고, 상류 설계공정에서는 타이밍의 전후 동시관계 등을 시각변수로 정의하는 추상화 타이밍을 이용하여 시뮬레이션으로 자동논리합성을 수행하며, 그후 실시간 시뮬레이션을 수행하는 설계방법을 받아들임으로써 최대규모 집적회로를 안전하게 단기간에 개발할 수가 있다.
상기한 바와 같이 하여 실현되는 대규모 집적회로는 다음에 나타내는 기술적 특징으로 집약된다. 먼저, 계층구조 설계방법에 의해 분할된 기능블록은 각 층마다 이용되는 복수 블록의 어느 것에 있어서도 그 블록내에서 논리회로(기억회로군으로 조합시킨 회로군)에 의해 실행되는 기능은 간단하면서 독립적이다.
그리고, 기능블록은 활성화됨으로부터 자체의 동작이 완료되기까지 동일한 타이밍을 보증한다. 즉, 매회 동일한 동작을 예측할 수 있다. 그리고, 상위블록은 동기화 회로블록(랑데뷰유니트)을 이용하여 하위블록군을 필요에 따라 활성화(기동)시켜 바라는 바의 기능으로 동작시키고, 역으로 상기 유니트에서 하위블록의 완료신호군을 동기화하며, 그 결과의 타이밍으로 데이터 또는 제어신호를 상위블록이 수취한다.
이와 같이, 동기화회로 블록을 이용함으로써 각 기능은 다른 블록과의 타이밍 의존관계로부터 완전히 개방되어 독립적으로 시스템 기술용어 또는 하드웨어 기술용어로 설계를 수행할 수 있게 된다. 이에 의해 절대 타이밍 클록계의 칩 전역에 대한 배송 지연오차에 영향받지 않고서 시스템의 요구사양을 통한 순서관계, 즉 타이밍 설계가 가능하게 된다. 그리고, 계층 구조설계에 있어서 타이밍의 문제는 상위블록이 하위블록을 활성화시키고 있는 기간에만 의존되어 예측될 수 있기 때문에 대규모 집적회로는 정확하게 설계를 통해 실현된다.
다음에 각 구성요소를 시스템 기술언어와 그에 따른 하드웨어 언어로 표현하고, 설계하며, 시스템 타이밍을 포함한 기능검증을 수행하고, 자동논리합성장치를 보다 효과적으로 함으로써 최대규모 집적회로칩을 표현하는 CAD장치를 가능하게 하는 방법을 다음에 설명한다.
먼저, 시스템 기술언어에서는 동작모델(behavior model)을 기술하는 경우에 시스템분석, 설계에 의해 계층적으로 분리된 기능블록으로 타이밍신호를 그 블록내의 로컬 시각변수로 정의한다. 이 변수는 실수형(ps, ns, ㎲, ms…)값은 없고, 그 밖의 타이밍신호와의 사이의 관계의 상대적인 전후순서와, 동일 타이밍 및, 독립(임의 상태; don't care)적으로 표현되며, 가장 중요한 것은 동기화회로를 동기화 시스템으로 함수치 또는 절차치로서 호출하여 이용하는 것, 즉 변수의 값으로 치환하는 것이다.
한편, 하드웨어 기술언어에서는 상세한 기술용어를 기술하는 경우에, 시스템 기술의 경우와 마찬가지로 분리된 기능블록에서 타이밍신호를 그 블록내의 로컬 시각변수로 정의한다. 이 경우 전후순서와, 동일 타이밍, 독립 및, 동기화 회로함수를 부가하여 레지스터 전송레벨의 표준셀이나, 이미 설계·제조되어 있는 매크로셀(메가셀, MPU코어 등도 포함)의 입출력 타이밍을 조합한 함수로 치환하여 사용하는 수단을 이용한다.
그리고, 모든 시각변수는 상위모듈측으로부터는 견적시각의 분배와 설정을 할 수 있고, 하위모듈측으로부터는 명백한 시각의 보고가 상위로 향해 설정될 수 있다. 이를 이용하여 기존설계 모듈의 시각변수에 값을 설정하고, 상위모듈의 견적시각의 분배와 설정을 할 수 있고, 하위모듈측으로부터는 명백한 시각의 보고가 상위로 향해 설정될 수 있다. 이를 이용하여 기존설계 모듈의 시각변수에 값을 설정하고, 상위모듈의 견적값에 적합한가의 여부를 검증하며, 시간간격도 상기와 마찬가지로 다른 변수에 비해 넓거나, 좁거나, 동일하거나, 일부 겹쳐지거나, 상호 바깥측으로의 전후순서이거나, 또는 상호 무관계인가를 정의한다. 또한, 시각이나 시간간격을 나타낸 타이밍변수는 동기화회로로 자체를 함수형의 변수로서 정의하거나, 또는 동기화 회로내부를 이들 변수를 이용하여 정의한다. 그리고 타이밍변수, 최대규모 집적회로 기술의 신호명칭에 대해서도, 또는 기능블록을 단일 유니트로서 한 경우의 기능내의 요소, 즉 하위블록 또는 셀에 대해서도 정의한다.
상기한 바와 같은 방법을 통해 시스템 기술용어와 하드웨어 기술용어에 의한 회로설계와 기능검증이 가능하고, 100MHz 이상의 클록을 채용하여 0.1㎛ 치수에서 1억개의 소자 이상의 시스템으로도 회로각의 소동기(小同期)와, 클록간의 중동기(中同期) 및, 시스템 전체로서의 대동기(大同期)를 각 블록독립의 비동기클록을 채용해도 설계를 정확히 수행할 수 있게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 각각의 고유의 시간변수로 표현되는 고유 시각계를 갖는 기능블록을 계층화하여 동기화블록을 상위블록과 하위블록의 사이에 개재시킴으로써 전체 타이밍에 관계없이 각 기능블록의 동작을 확보할 수 있게 된다. 또한, 계층간 동기화시간은 상위기능과 하위기능의 각 시간변수를 이용하여 추상화 타이밍 시뮬레이션 및 자동논리합성후의 실시간 시뮬레이션에 의해 얻어지기 때문에 구성을 용이하게 수행할 수 있게 된다.
또한, 상기한 바와 같은 계층간 동기화방법을 복수의 기능블록회로와 더불어 칩상에 실현한 대규모집적회로에서는 기능블록간의 클록을 조정할 필요가 없기 때문에 지나치게 높은 고주파의 클록을 채용할 필요가 없어서 클록의 지여된 시간이 문제로 되는 대규모 고속의 집적회로에 있어서도 확실히 신뢰성이 높은 회로를 실현할 수 있게 된다.
또, 각 기능블록을 최적 클록으로 동작시키면 양호하기 때문에 고기능의 기능블록을 사용할 수 있어 설계의 자유도가 향상된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.

Claims (15)

  1. 소정의 상위 타이밍변수로 표현되는 상위시각계에 따라 입력사상 발생신호를 발생시키는 상위기능블록(16)과, 이 상위기능블록(16)과 더불어 계층구조를 이루면서 활성화신호를 기초로 상기 상위시각계와는 반드시 일치하지 않는 로컬 타이밍변수로 표현되는 로커시각계에 따라 소정 작업을 수행하는 하위기능블록(18∼20) 및, 상기 상위기능블록(16)과 상기 하위기능블록(18∼20)과의 사이에 설치되면서 상기 상위기능블록(16)에서 발생된 입력사상 발생신호를 기초로 상기 하위기능블록(18∼20)을 할성화시키는 신호를 상기 로컬시각계에서 발생시켜 상기 하위기능블록(18∼20)에 인가함과 더불어 상기 하위기능블록(18∼20)으로부터 발생된 출력사상 발생신호를 대기시켜서 완료신호를 상기 상위시각계에서 발생시켜 상기 상위기능블록(16)에 인가하는 계층간 동기화수단(17)을 구비하여 구성된 것을 특징으로 하는 계층간 동기화시스템.
  2. 제1항에 있어서, 상기 시스템은 상기 상위기능블록(16)이 각각 고유의 로컬시각계를 갖춘 복수의 상기 하위기능블록(18∼20)을 통괄하는 계층구조를 이루고 있고, 상기 계층간 동기화수단(17)은 복수의 하위블록을 동일 시기에 병행하여 활성화할 수 있는 것을 특징으로 하는 계층간 동기화시스템.
  3. 제1항에 있어서, 상기 계층간 동기화수단(17)은 복수의 하위기능블록(18∼20)으로부터의 완료신호를 각 고유의 타이밍으로 수취하여 최종 목적의 완료신호를 발생시키는 판정수단을 구비하여 구성된 것을 특징으로 하는 계층간 동기화시스템.
  4. 제3항에 있어서, 상기 계층간 동기화수단(17)은 상위기능블록(16) 및 하위기능블록(18∼20)에서 각각 고유의 시각변수로 정의된 신호의 타이밍이 기술된 경우, 상위기능블록(16)으로부터의 견적시각의 배분 및 설정을 수행하고, 하위기능블록(18∼20)측으로부터는 그곳에서 정의된 시각과 상기 견적시각의 관계에 관한 시간 간격 변수로서의 상위기능블록(16)에 대해 보고하는 것을 특징으로 하는 계층간 동기화시스템.
  5. 제4항에 있어서, 상기 시간간격 변수가 전후관계와, 동시관계, 기간의 내외관계 및 무관계중 어느 하나로서 정의된 것을 특징으로 하는 계층간 동기화시스템.
  6. 제1항에 있어서, 상기 상위기능블록(16) 및 하위기능블록(18∼20)의 적어도 어느 한쪽은 미리 설계되어 라이브러리 등록된 것을 특징으로 하는 계층간 동기화시스템.
  7. 제1항에 있어서, 상기 계층간 동기화수단(17)은 상위기능블록(16)과 하위기능블록(18∼20)의 각 타이밍 변수를 이용하여 추상화타이밍 시뮬레이션 및 자동논리 합성후의 실시간 시뮬레이션에 의해 얻어지는 것을 특징으로 하는 계층간 동기화시스템.
  8. 복수의 계층구조로 분할되면서 상호 독립된 클록으로 동작하는 복수의 기능블록회로(16, 18∼20, 22, 23)와; 상기 계층구조중의 상위블록과 하위블록의 사이에 설치되면서 상기 상위블록으로부터 입력사상 발생신호군을 수취하여 보존하고, 상기 하위블록의 활성화를 판정하여 상기 하위블록에 대해 활성화신호를 송출함과 더불어 상기 하위블록으로부터 완료신호를 포함한 출력사상 발생신호를 수취하여 최종 완료상태를 판정하여 상기 상위블록에 최종 완료신호를 송출하는 계층간 동기화회로(17, 21)를 구비하여 구성된 것을 특징으로 하는 대규모 집적회로.
  9. 제8항에 있어서, 상기 계층간 동기화회로(17, 21)가 클록간 연결부에 설치된 것을 특징으로 하는 대규모 집적회로.
  10. 복수의 계층구조로 분할되면서 상호 독립된 클록으로 동작의 복수의 기능블록회로(16, 18∼20, 22, 23)와, 이 기능블록(16, 18∼20, 22, 23)의 상위블록으로부터 입력사상 발생신호군(33)을 수취하여 보존하는 입력사상 일시기억수단(25), 이 입력사상 일시기억수단(25)으로부터의 신호를 기초로 상기 기능블록의 하위블록의 활성화를 판정하여 상기 하위블록에 대해 활성화신호(35)를 송출하는 활성화 타이밍 판정수단(27), 상기 하위블록으로부터 완료신호를 포함한 출력사상 발생신호(28)를 수취하여 보존하는 출력사상 일시기억수단(28) 및, 이 출력사상 일시기억수단(28)으로부터의 신호를 기초로 최종완료상태를 판정하여 상기 상위블록에 최종완료신호(34)를 송출하는 최종 완료신호 판정수단(25)을 구비하여 구성된 것을 특징으로 하는 대규모 집적회로.
  11. 제10항에 있어서, 상기 입력사상 일시기억수단(25) 및 출력사상 일시기억수단(28)이 플립플롭회로로 구성된 것을 특징으로 하는 대규모 집적회로.
  12. 제10항에 있어서, 상기 활성화 타이밍 판정수단(27) 및 최종완료신호 판정수단(26)이 앤드회로 플레인(26a, 27a) 및 오아회로 플레인(26b, 27b)을 프로그래밍하여 얻어진 것을 특징으로 하는 대규모 집적회로.
  13. 제10항에 있어서, 상기 활성화 타이밍 판정수단(27) 및 최종완료신호 판정수단(26)이 페트리네트의 이론을 기초로 대기시켜 제어를 수행하는 것을 특징으로 하는 대규모 집적회로.
  14. 제10항에 있어서, 상기 활성화 타이밍 판정수단(27)에서의 동기 타이밍이 외부로부터 인가된 클록을 기초로 만들어진 것을 특징으로 하는 대규모 집적회로.
  15. 제10항에 있어서, 상기 활성화 타이밍 판정수단(27)에서 동기 타이밍이 각 기능블록으로 작성된 클록을 기초로 만들어진 것을 특징으로 하는 대규모 집적회로.
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