KR970002617A - 양방향 동기 다중 드롭 데이터 버스를 갖는 데이터 처리 시스템 - Google Patents

양방향 동기 다중 드롭 데이터 버스를 갖는 데이터 처리 시스템 Download PDF

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마르셀 브라운 로렌스
더블유. 피니 다몬
보호슬로 마레닌 조지
구일레르모 얀즈 아달베르토
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제프리 엘. 포맨
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

데이터 처리 시스템은 공통 버스에 연결된 하나의 또는 그 이상의 프로세서들과, 공통 버스와 하나 또는 그 이상의 저장서브시스템(storage subsystem)들과 연결된 하나 또는 그 이상 I/O 콘트롤러들과 ,그리고 데이터 처리 시스템에서 사용되는 데이터를 저장하기 위한 하나 또는 그 이상의 저장서브시스템들을 포함한다. 하나 또는 그 이상의 마스터 콘트롤러들은 메모리 서브시스템으로의 데이터 흐름 과 메모리 서브시스템으로부터의 데이터 흐름을 제어하는 슬레이브(a slave)로서 간주되는 메모리 콘트롤러와 통신하기 위해 각각의 I/O 콘트롤러에 포함된다. I/O 마스터 콘트롤러들과 메모리 콘트롤러들 사이의 데이터 버스는 2×2 바이트 병렬 인터페이스를 동기적으로 동작시키는 다중 드롭 버스이다.

Description

양방향 동기 다중 드롭 데이터 버스를 갖는 데이터 처리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 포함한 데이터 처리 시스템을 나타낸 블록도, 제2도는 본 발명에 따른 양방향 동기 다중 드롭 데이터 전송 메커니즘을 나타낸 블록도, 제3도는 승인 동작을 보여주는 제2도의 버스 제어 로직을 나타낸 블록도.

Claims (11)

  1. 공동 버스에 연결된 하나 또는 그 이상의 프로세서들과, 상기공통 버스와 하나 또는 그 이상의 저장 서브시스템에 연결된 하나 또는 그 이상의 I/O 콘트롤러들을 포함하고 상기 각각의 I/O 콘트롤러는 슬레이브 메모리 콘트롤러와 통신하기 위한 하나 또는 그 이상의 마스터 콘트롤러들과 데이터를 저장하기 위해 하나 또는 그 이상의 저장 서브 시스템들을 포함하며, 여기서 상기 슬레이브 메모리 콘트롤러는 상기 하나 또는 그 이상의 마스터 콘트롤러에 접근하는 것을승인함으로써 메모리 서브 시스템으로의 데이터 흐름과 상기 메모리 서브 시스템 으로부터 의 데이터 흐름을 제어 하는것을 특징으로 하는 데이터 처리 시스템
  2. 제1항에 있어서, 상기 I/O 마스터 콘트롤러들과 상시 슬레이브 메모리 콘트롤러를 연결하고 미리 정해진병렬 인더페이스 상에서 동기적 으로 동작하는 데이터 버스를 더 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  3. 제1항에 있어서, 상기 하나 또는 그 이상의 마스터 콘트롤러들의 동작을 제어하기 위한 마스터 제어 프레임을 더 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  4. 제3항에 있어서,상기 마스터 제어 프레임은 판독 동작을 위한 제 1제어 프레임과;기록 동작이나 배타적오아 동작 (Exclusive Or operation)들을 위한 제2제어 프레임을 더 포함하는 것을 특징으로 하는 데니터 처리 시스템.
  5. 제1항에 있어서, 슬레이브 응답 프레임을 더 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  6. 제5항에 있어서, 상기 슬레이브 응답 프레임은 판독 동작에 응답하는 제1슬레이브 응답 프레임과; 기록 동작이나 배타적 오아 동작에 응답하는 제2응답 프레임과;기록 동작이나 배타적 오아 동작의 성공을 신호로 알리는 제3응답프레임을 더 포함하는 것을 특징으로 하는 테이터 처리 시스템.
  7. 제1항에 있어서, 상기 동기적인 양방향 공통 버스는 대기 시간을 줄이고 시스템 성능을 향상 시키기 위해복수 개의 마스터 콘트롤러들이 나 복수 개의 슬레이브 콘트롤러들 사이에 수위칭되는 능력을 갖는 복수개의 버스들을 더포함하는 것을 특징으로 하는 데이터 처리 시스템
  8. 제1항에 있어서, 상기 동기 양방향 공통 버스 상에서 데이터 전송을 제어하기 복수 개의 제어 문자들을 더포함하는 것을 특징으로 하는 데이터 처리 시스템.
  9. 제8항에 있어서, 상기 제어 문자들을은 데이터가 지연될 때 동기를 유지하기 위해 데이터 스트림 내에 삽입될 수 있는 널 문자 (null character)들을 더 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  10. 제8항에 있어서, 상기 제어 문자들은 상기 데이터 스트림 즉각적인 종료를 위해 데이터 스트림 내에 삽입될 수 있는 취소 문자(cancel characte)들을 더 포함하는 것을 특징으로 하는 데이터 치리 시스템.
  11. 제8항에 있어서, 상기 제어 문자들은 이전 전송의 성공이나 혹 은 실패를 지적하여 즉각적인 응답을 허락하기 위해 데이터 스트림 내에 삽입될 수 있는 브레이크 문자(break characte)를 더 포함하는 것을 특징으로 하는 데이터처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960020204A 1995-06-07 1996-06-07 양방향 동기 다중 드롭 데이터 버스를 갖는 데이터처리시스템 KR100195856B1 (ko)

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US8/480,010 1995-06-07
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010018338A (ko) * 1999-08-19 2001-03-05 권상문 전자선 폐수 처리장치

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7203728B2 (en) * 1993-01-26 2007-04-10 Logic Controls, Inc. Point-of-sale system and distributed computer network for same
US6272529B1 (en) 1993-01-26 2001-08-07 Logic Controls, Inc. Point-of-sale system and distributed computer network for same
US6047002A (en) * 1997-01-16 2000-04-04 Advanced Micro Devices, Inc. Communication traffic circle system and method for performing packet conversion and routing between different packet formats including an instruction field
US6425020B1 (en) * 1997-04-18 2002-07-23 Cirrus Logic, Inc. Systems and methods for passively transferring data across a selected single bus line independent of a control circuitry
US5896383A (en) * 1997-05-01 1999-04-20 Advanced Micro Devices, Inc. System and method for encoding instruction fields within data packets
AU7575098A (en) * 1997-05-16 1998-12-08 Logic Controls, Inc. Point-of-sale system and distributed computer network for same
JP3419334B2 (ja) 1999-01-14 2003-06-23 日本電気株式会社 データ処理装置および方法
US7213061B1 (en) 1999-04-29 2007-05-01 Amx Llc Internet control system and method
US6801529B1 (en) * 1999-06-08 2004-10-05 Amx Corporation Method and system for sending messages to multiple locations in a control system
US6657646B2 (en) 1999-06-08 2003-12-02 Amx Corporation System and method for multimedia display
US6745268B1 (en) * 2000-08-11 2004-06-01 Micron Technology, Lnc. Capacitive multidrop bus compensation
US7224366B2 (en) 2002-10-17 2007-05-29 Amx, Llc Method and system for control system software
US7984195B2 (en) * 2006-07-07 2011-07-19 Logic Controls, Inc. Hybrid industrial networked computer system
WO2007030421A2 (en) 2005-09-07 2007-03-15 Amx Llc Method and computer program for device configuration
JP2008078768A (ja) * 2006-09-19 2008-04-03 Denso Corp ネットワークシステム，ネットワークデバイスおよびプログラム
US11126372B2 (en) 2013-04-01 2021-09-21 Hewlett Packard Enterprise Development Lp External memory controller
EP2981900B1 (en) * 2013-04-01 2022-02-09 Hewlett Packard Enterprise Development LP External memory controller

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4148098A (en) * 1976-10-18 1979-04-03 Xerox Corporation Data transfer system with disk command verification apparatus
US4183089A (en) * 1977-08-30 1980-01-08 Xerox Corporation Data communications system for a reproduction machine having a master and secondary controllers
US5093804A (en) * 1984-06-04 1992-03-03 Ge Fanuc Automation North America, Inc. Programmable controller input/output communications system
US5237670A (en) * 1989-01-30 1993-08-17 Alantec, Inc. Method and apparatus for data transfer between source and destination modules
EP0387464B1 (en) * 1989-03-14 1994-06-22 International Business Machines Corporation Switching system for simultaneously transferring data between data processing units
EP0435344B1 (en) * 1989-12-28 1995-10-25 Canon Kabushiki Kaisha Multi-media terminal apparatus
US5353417A (en) * 1991-05-28 1994-10-04 International Business Machines Corp. Personal computer with bus interface controller coupled directly with local processor and input/output data buses and for anticipating memory control changes on arbitration for bus access
US5191656A (en) * 1991-08-29 1993-03-02 Digital Equipment Corporation Method and apparatus for shared use of a multiplexed address/data signal bus by multiple bus masters
US5265211A (en) * 1992-01-02 1993-11-23 International Business Machines Corporation Arbitration control logic for computer system having dual bus architecture
US5465340A (en) * 1992-01-30 1995-11-07 Digital Equipment Corporation Direct memory access controller handling exceptions during transferring multiple bytes in parallel
US5418924A (en) * 1992-08-31 1995-05-23 Hewlett-Packard Company Memory controller with programmable timing
US5499384A (en) * 1992-12-31 1996-03-12 Seiko Epson Corporation Input output control unit having dedicated paths for controlling the input and output of data between host processor and external device
US5394526A (en) * 1993-02-01 1995-02-28 Lsc, Inc. Data server for transferring selected blocks of remote file to a distributed computer network involving only single data transfer operation
US5463643A (en) * 1994-03-07 1995-10-31 Dell Usa, L.P. Redundant memory channel array configuration with data striping and error correction capabilities

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010018338A (ko) * 1999-08-19 2001-03-05 권상문 전자선 폐수 처리장치

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Publication number Publication date
KR100195856B1 (ko) 1999-06-15
US5687393A (en) 1997-11-11
JPH08335204A (ja) 1996-12-17

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