KR960043250A - 반도체 장치 - Google Patents

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Abstract

본 발명은 플로팅 게이트를 갖는 모메리 셀과, 내철 초기 2차 전자 주입(channel-initiated secondary electron injection) (CISEI)을 이용하는 플로팅 게이트를 충전시키는 방법에 관한 것이다. 본 발명의 장치에 있어서, 약 1.1 전압 내지 약 3.3 전압의 포지티브 바이어스 전압은 상기 플로팅 게이트로 전하가 도입될 때 상기 드레인과 소스 사이에 인가된다. 약 -0.5 전압 또는 그 이상의 네가티브 바이어스 전압은 상기 기판과 상기 소스에 인가된다. 상기 드레인 기판 바이어스는 상기 플로팅 게이트를 충전시키기 위해 상기 기판과 플로팅 게이트 사이의 에너지 배럴을 극복하는 충분한 에너지 량으로 형성되도록 충분한 량의 2차 핫 전자를 유도한다.

Description

반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 EPROM의 어레이의 개략도.

Claims (20)

  1. 한 기판 상에 형성된 반도체 n-채널 장치에 있어서, 상기 기판 내의 소스 영역 및 드레인 영역; 상기 기판 상에 증착된 절연층, 플로팅 게이트 전극의 최소한 일부가 상기 드레인 영역 위에 놓이는 상기 절연층 상에 형성된 플로팅 게이트 전극, 상기 플로팅 게이트 전극의 표면상에 형성된 부가 절연 재료와, 상기 부가 절연 재료 상에 형성된 제어 게이트 전극; -0.5 볼트 또는 그 이상의 네가티브 전압의 네가티브 기판-소스 바이어스 전압(VB-VS)을 인가하는 수단과 약 1.1볼트 내지 약3.3볼트의 드레인-소스 바이어스 전압(VD-VS)을 인가하는 수단을 포함하여 상기 플로팅 게이트를 네가티브적으로 충전하기 위한 수단을 포함하는 것을 특징으로 하는 반도체.
  2. 제1항에 있어서, 상기 기판과 상기 소스 사이의 바이어스는 상기 플로팅 게이트를 충전할 때 약 -0.5 볼트 내지 약 -3 볼트인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제어 전극과 소스 사이의 바이어스는 약 10볼트 보다 적은 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 플로팅 게이트를 충전할 때, 상기 소스 전압은 약 0볼트이고, 상기 드레인 전압은 약 1.1 내지 약 3.3볼트이며, 상기 기판 전압은 약 -0.5 내지 -3볼트인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제어 게이트 전압은 상기 드레인 전압 보다 작은 것을 특징으로하는 반도체 장치.
  6. 제1항에 있어서, 상기 기판은 실리콘-게르마늄의 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 드레인은 상기 실리콘-게르마늄 영역에 형성되고, 상기 소스는 상기 실리콤-게르마늄 영역에 형성되지 않는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 소스 및 드레인은 상기 실리콘-게르마늄 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 장치는 스텍크된 게이트 n-채널 장치인 것을 특징으로 하는 반도체 장치.
  10. 반도체 n-채널 장치에 있어서, 반도체 기판 내의 소스 영역 및 드레인 영역; 상기 기판 상에 증착된 절연층; 플로팅 게이트 전극의 일부가 상기 드레인 영역 상에 놓이는 상기 절연층 상에 형성된 플로팅 게이트 전극; 상기 플로팅 전극의 표면상에 형성된 부가 절연 재료, 상기 부가 절연 재료 상에 형성된 제어 게이트 기판과; 약 1.1볼트 내지 약3.3볼트의 드레인-소스 바이어스를 상기 장치에 인가하는 접속부를 포함하고, 상기 장치는 약 0.05㎛ 또는 보다 작은 드레인 접합 깊이, 최소한 약 5×1019/㎤의 드레인 내의 n-형 도판트 농도, 상기 드레인 기판 접합부에서 최소한 약 2×1018/㎤의 p-형 도판트 농도를 가지며, 상기 플로팅 게이트와 상기 기판 사이의 절연층의 두께는 약 10nm 또는 보다 작은 것을 특징으로 하는 반도체 장치.
  11. 소스, 드레인, 제어 게이트, 플로팅 게이트와, 기판을 갖는 메모리 셀의 n-채널 플로팅 게이트를 충전시키는 방법에 있어서, 상기 드레인과 상기 소스 사이에 약 1.1 볼트 내지 약 3.3볼트의 포지티브 바이어스를 실행하도록 상기 셀의 드레인 단자에 한 전압을 인가하는 단계와; 상기 기판과 상기 소스 사이에 최소한 약 -0.5볼트의 네가티브 바이어스를 실행하도록 상기 기판에 네가티브 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 기판과 상기 소스 사이의 네가티브 바이어스는 약 -0.5볼트 내지 약 -3볼트인 것을 특징으로 하는 방법.
  13. 제11항에 있어서, 상기 소스에 인가된 전압은 0이고, 상기 기판에 인가된 전압은 약 -0.5 내지 약 -3볼트이며, 상기 제어 게이트에 인가된 전압은 약 10볼트보다 작으며, 상기 드레인에 인가된 전압은 약 1.1볼트 내지 3.3볼트인 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 제어 전극에 인가되는 전압은 상기 드레인에 인가되는 전압 보다 작거나 동일한 것을 특징으로 하는 방법.
  15. 플로팅 게이트 메모리 셀의 어레이에 있어서, 한 기판에 형성된 소스 영역 및 드레인 영역, 상기 기판상에 증착된 절연층, 상기 절연층 상에 형성된 플로팅 게이트 전극, 상기 플로팅 게이트 전극의 표면상에 형성된 부가 절연 재료와, 상기 부가 절연 재료 상에 형성된 제어 게이트 전극을 각각 갖는 최소한 두 개의 셀과, 최소한 약 -0.5볼트의 네가티브 기판-소스 바이어스 전압을 상기 기판에 인가하기 위한 접속부를 포함하고, 상기 최소한 하나의 셀의 기판은 제1선택에 전기적으로 접속되고, 상기 최소한 하나의 셀의 기판은 제2선택에 접속되며, 상기 제1 및 제2선택은 서로 전기적으로 분리된 것을 특징으로 하는 어레이.
  16. 제15항에 있어서, 상기 플로팅 게이트를 충전시킬 때, 상기 어레이의 각각의 셀의 드레인과 소스 사이의 바이어스는 약 1.1볼트 내지 약 3.3볼트이고, 상기 어레이 내의 각각의 셀의 기판에 인가되는 기판 소스 바이어스 전압은 약 -0.5볼트 내지 약 -3볼트인 것을 특징으로 하는 어레이.
  17. 제16항에 있어서, 상기 플로팅 게이트를 충전시킬 때, 상기 어레이의 각각의 셀에 인가되는 소스 전압은 약 0볼트이고, 상기 어레이내의 각각의 셀에 인가되는 드레인 전압은 약 1.1볼트 내지 약 3.3볼트이며, 상기 기판 전압은 약 -0.5볼트 내지 약 -3볼트인 것을 특징으로 하는 어레이.
  18. 제17항에 있어서, 상기 제어 게이트에 공급되는 전압은 약10볼트 보다 작은 것을 특징으로 하는 어레이.
  19. 제18항에 있어서, 상기 제어 게이트에 공급되는 전압은 약 1.1볼트 내지 약 3.3볼트인 것을 특징으로 하는 어레이.
  20. 제19항에 있어서, 상기 제어 전극에 공급되는 전압은 상기 드레인에 인가되는 전압보다 작거나 동일한 것을 특징으로 하는 어레이.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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