Claims (5)
클럭신호를 발생하는 클럭 발생부(1)와, 상기 클럭 발생부(1)의 출력신호를 16분주하여 출력하는 16분주기(2)와, 상기 16분주기(2)의 출력신호에 따라 클리어 신호를 발생하는 클리어신호 발생부(3)와, 입력되는 직렬 데이터 신호를 16비트의 선형 디지털 데이터로 변환하여 출력하는 직렬/병렬 변환부(4)와, 상기 직력/병렬 변환부(4)에서 출력된느 하위 15비트의 신호중에서 12비트의 신호만을 출력하는 데이터 절단부(5)와, 상기 데이터 절단부(5)의 출력신호를 상기 직력/병렬 변환부(4)에서 출력되는 최상위비트(b15)의 신호에 따라 데이터 반전부(6)와, 상기 직렬/병렬 변환부(4)에서 출력되는 최상위 비트(b15)의 신호에 따라 데이터 반전부(6)와, 상기 직력/병렬 변환부(4)에서 출력되는 최상위비트(b15)의 신호를 반전시키는 인버터(7)와, 상기 클리어신호 발생부(3)의 출력신호에 따라 클리어되면서 상기 데이터 반전부(6)의 출력신호를 상기 클럭 발생부(1) 및 인버터(7)의 출력 신호에 따라 8비트의 로그 데이터로 변환하는 정규화부(8)와, 상기 정규화부(8)의 출력신호에서 짝수비트의 신호를 반전시키는 짝수비트 반전부(9)와, 상기 짝수비트 반전부(9)의 출력신호를 상기 클럭 발생부(1) 및 상기 16분주기(2)의 출력신호에 따라 직렬로 변환하여 출력하는 병렬/직렬 변환부(10)로 구성됨을 특징으로 하는 데이터 변환회로.Clear according to the clock generator 1 for generating the clock signal, the 16 divider 2 for dividing the output signal of the clock generator 1 by 16, and the output signal of the 16 divider 2 A clear signal generator 3 for generating a signal, a serial / parallel converter 4 for converting an input serial data signal into 16-bit linear digital data and outputting the same, and the serial / parallel converter 4 The data cutting unit 5 outputting only a 12-bit signal among the lower 15-bit signals output, and the most significant bit b 15 outputting the output signal of the data cutting unit 5 from the serial / parallel conversion unit 4. In accordance with the signal of the data inverting section 6, the data inverting section 6 and the serial / parallel conversion section (in accordance with the signal of the most significant bit (b 15 ) output from the serial / parallel converter 4; and 4) the most significant bit (the inverter (7) for inverting the signal 15 b) outputted from, generating the clear signal The normalization unit 8 converts the output signal of the data inverting unit 6 into 8-bit log data according to the output signals of the clock generator 1 and the inverter 7 while being cleared according to the output signal of (3). ), An even bit inverting unit 9 for inverting an even bit signal from the output signal of the normalization unit 8, and an output signal of the even bit inverting unit 9 to the clock generator 1 and the And a parallel / serial conversion section (10) for converting and outputting in series according to the output signal of the 16 divider (2).
제1항에 있어서, 데이터 절단부(5)는 하위 15비트(b14∼b0)의 신호중에서 하위 3비트의 신호를 제거하고 12비트(b14∼b3)의 신호만을 출력하는 것을 특징으로 하는 데이터 변환회로.2. The data cutting unit (5) according to claim 1, characterized in that the data truncation section (5) removes the lower 3 bits of the signals from the lower 15 bits (b 14 to b 0 ) and outputs only the 12 bits (b 14 to b 3 ). Data conversion circuit.
제1항에 있어서, 데이터 반전부(6)는, 데이터 절단부(5)의 출력신호를 상기 직렬/병렬 변환부(4)에서 출력되는 최상위 비트(b15)의 신호와 각기 배타적 논리합하여 반전시키는 것을 특징으로 하는 데이터 변환회로.2. The data inverting unit (6) according to claim 1, wherein the data inverting unit (6) inverts the output signal of the data cutting unit (5) exclusively by inverting each of the signals of the most significant bit (b 15 ) output from the serial / parallel conversion unit (4). And a data conversion circuit.
제1항에 있어서, 정규화부(8)는 데이터 반전부(6)의 출력신호를 천이 제어신호(/SH)에 따라 1비트씩 상위비트로 천이시키는 데이터 천이부(81)와, 천이 제어신호(/SH)를 카운트하는 카운터(82)와, 상기 카운터(82)의 출력신호가 미리 설정된 값인지를 판단하는 카운트값 판별부(83)와, 상기 천이 제어신호(/SH) 및 카운터값 판별부(83)의 출력신호에 따라 출력 제어신호(DR)를 발생하는 출력 제어부(84)와, 상기 데이터 천이부(81)의 최상의 비트(B11) 신호 및 상기 출력 제어부(84)의 출력 신호를 논리 합하여 천이 제어신호(/SH)를 발생하는 오아 게이트(85)와, 상기 카운터(82)의 출력단자(Q0) 신호 및 오아 게이트(85)의 출력신호를 논리 곱하여 제4비트(B4)의 신호를 발생하는 앤드 게이트(86)와, 상기 출력 제어신호(DR)에 따라 인버터(7), 카운터(82)의 출력단자(Q2)(Q1),앤드 게이트(86) 및 데이터 천이부(81)의 제10∼7비트(B10∼B7)의 신호를 저장 및 제7∼0비트(B7∼B0)의 로그 데이터로 출력하는 데이터 할당부(87)로 구성됨을 특징으로 하는 데이터 변환회로.The data transition unit 81 according to claim 1, wherein the normalization unit 8 transitions the output signal of the data inverting unit 6 into higher bits by one bit according to the transition control signal / SH, and the transition control signal ( / SH), a counter value counting unit 83 for determining whether the output signal of the counter 82 is a preset value, and the transition control signal (/ SH) and the counter value determination unit An output control unit 84 for generating an output control signal DR according to the output signal of (83), the most significant bit B 11 signal of the data transition unit 81, and an output signal of the output control unit 84; The OR gate 85 generating the transition control signal / SH by logical sum and the output terminal Q 0 signal of the counter 82 and the output signal of the OR gate 85 are logically multiplied by the fourth bit B 4. ) the aND gate 86 and the output terminal (Q 2) (Q 1) of the inverter 7, a counter 82 in response to the output control signal (DR), and for generating a signal of a Gate 86 and the data shift section 81 first bits 10-7 (B 10 ~B 7) data is assigned to output the signal to the storage and log data of the 7-0 bits (B 0 ~B 7) of the portion of the And a data conversion circuit, characterized in that (87).
제4항에 있어서, 카운터(82)는 천이 제어신호(/SH)를 논리 ‘111’부터 감산 카운트하고, 카운트값 판별부(83)는 카운터(82)의 카운트값이 논리 ‘001’인지를 판별하는 것을 특징으로 하는 데이터 변환회로.The counter 82 subtracts the transition control signal / SH from logic '111', and the count value determination unit 83 determines whether the count value of the counter 82 is logical '001'. And a data conversion circuit for discriminating.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.