KR100267052B1 - Viterbi decoder - Google Patents

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김덕중
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Abstract

PURPOSE: A viterbi decoder for PR-I channel is provided to configure the device easily using the survival path determining block found within a viterbi decoder for PR-IV channel. CONSTITUTION: The viterbi decoder for PR-I channel includes a block determining the survival path(10), a data detector(40), a counter(50), a combiner(60), a selective converter(30) and a block saving and renewing the survival path for PR-IV channel. Here, the counter(50) is driven only when the counter increasing signal of the data detector(40) is given in series and produces the LSB. The combiner(60) converts the data bit of case 6 from the block determining the survival path(10) into data bit. A selective converter(30) produces the data bits from the block(10) and the combiner(60) selectively responding to the count increasing signal from the data detector(40) and converts and produces the data bits of the combiner(60) selectively responding to the LSB.

Description

ＰＲ－Ⅰ채널용 비터비 디코더Viterbi decoder for Pr-I channel

본 발명은 디지탈 광 기록/재생 시스템용 비터비 디코더에 관한 것으로서, 더욱 상세하게는 PR-Ⅰ채널용 비터비 디코더에 관한 것이다.The present invention relates to a Viterbi decoder for a digital optical recording / reproducing system, and more particularly to a Viterbi decoder for a PR-I channel.

데이터 검출기로서 일반적으로 많이 사용되는 ML(Maximum Likelyhood Dectector)의 효과적인 구현 방법이 비터비 알고리즘이다. 이러한 비터비 알고리즘은 채널의 성질에 따라 그 구현 방법이 상이하다. 따라서, 비터비 알고리즘을 이용한 데이터 검출기를 설계하기 위해서는 그 채널의 특성에 알맞는 비터비 검출기를 구현하는 것이 매우 중요하다.The Viterbi algorithm is an effective implementation of the ML (Maximum Likelyhood Dectector), which is commonly used as a data detector. This Viterbi algorithm differs in its implementation depending on the nature of the channel. Therefore, in order to design a data detector using the Viterbi algorithm, it is very important to implement a Viterbi detector suitable for the characteristics of the channel.

현재 마그네틱 채널(PR-Ⅳ용)비터비 디코더는 널리 사용되고 있다. 이러한 PR-Ⅳ용 비터비 디코더의 개략도가 도 1 에 도시되어 있다.Currently, magnetic channel (PR-IV) Viterbi decoders are widely used. A schematic diagram of such a Viterbi decoder for PR-IV is shown in FIG.

도시된 바와 같이 비터비 디코더에서는 입력 데이터들에 대하여 생존 경로를 결정하기 위한 생존 경로 결정 블록(1)과 생존 경로를 저장하고 갱신하는 블록(2)으로 구분할 수 있다. 여기서, 생존 경로 결정 블록(1)은 입력 데이터들에 대한 차이 평가량및 그 사인 비트를 산출하고, 도 2 에 도시된 바와 같이 차이 평가량에 따른 3 가지 케이스 1, 2, 3을 각각 알리는 데이터 비트(1,0)(0,1)(0,0)을 출력하며, 생존 경로 저장및 갱신 블록(2)에서는 이 데이터 비트들에 의하여 생존 경로를 형성하고, 이 최종 생존 경로에 의한 데이터비트를 복호 정보로서 출력하는 것이다.As shown, the Viterbi decoder can be divided into a survival path determination block 1 for determining a survival path with respect to input data and a block 2 for storing and updating the survival path. Here, the survival path determination block 1 calculates the difference evaluation amount and its sine bit for the input data, and as shown in FIG. 2, data bits (notifying three cases 1, 2, and 3 according to the difference evaluation amount, respectively). 1,0) (0,1) (0,0) is output, and the survival path storage and update block 2 forms a survival path by these data bits, and decodes the data bits by this final survival path. It is output as information.

즉, 블록(2)은 도시된 바와 같이 다수개의 플립플럽(FF1-FF12)및 멀티플렉서(MUX1-MUX7)들로 구성되어 있으며, 멀티플렉서(MUX1, MUX3, MUX5)는 상위 데이터 비트(bn+)가 로우 상태일 때에 플립플롭(FF3, FF5, FF7), 상위 데이터 비트(bn+)가 하이 상태일 때에 플립플롭(FF4, FF6, FF8)의 출력을 선택하도록 구성되어 있다. 또한, 멀티플렉서(MUX2, MUX4, MUX8)는 하위 데이터 비트(bn-)가 하이 상태일 때에 플립플롭(FF3, FF5, FF7), 하위 데이터 비트(bn-)가 로우 상태일 때에 플립플롭(FF4, FF6, FF8)의 출력을 선택하도록 구성되어 있다.That is, the block 2 is composed of a plurality of flip-flops (FF1-FF12) and multiplexers (MUX1-MUX7) as shown, the multiplexers (MUX1, MUX3, MUX5) is the upper data bits (b n +) Is configured to select the outputs of the flip-flops FF4, FF6 and FF8 when the flip-flops FF3, FF5 and FF7 and the upper data bits b n + are high. Also, the multiplexers MUX2, MUX4, and MUX8 have flip-flops FF3, FF5, and FF7 when the lower data bits b n -are high, and flip-flops when the lower data bits b n -are low. FF4, FF6, and FF8).

따라서, 생존 경로 결정 블록(1)으로부터의 데이터 비트(bn+, bn-)에 의하여 생존 경로 저장및 갱신 블록(2)은 데이타 비트(bn+, bn-)들의 생존 경로를 갱신하는 한편, 생존 경로 결정 블록(1)의 사인 비트에 의하여 최종 출력 데이터를 결정하여 출력하는 것이다.Thus, the survival path storage and update block 2 by the data bits b n +, b n − from the survival path determination block 1 updates the survival path of the data bits b n +, b n −. On the other hand, the final output data is determined and output by the sine bit of the survival path determination block 1.

한편, 종래에는 DVDR의 채널 특성인 PR-Ⅰ에 대한 비터비 디코더는 개발되고 있지 않았으나, 본원 발명의 출원자는 PR-Ⅰ용 비터비 디코더를 개발하여 본 발명과 동일자의 "디지탈 광 기록 재생/재생 시스템용 비터비 디코더(출원 번호 제 호및 제 호)를 출원하였다.On the other hand, although a Viterbi decoder for PR-I, which is a channel characteristic of DVDR, has not been developed in the past, the applicant of the present invention has developed a Viterbi decoder for PR-I, which is the same as the present invention. The Viterbi decoder for the system (Application No. and Application No.) was filed.

본 출원인은 이 출원 발명에서는 종래의 PR-Ⅳ용 비터비 디코더와는 상이하게 도 3에 도시된 바와 같이 차이 평가량에 따른 3 가지 케이스 4, 5, 6을 각각 알리는 데이터 비트(1,0)(0,1)(1,1)를 제시하였으며, 이 데이터 비트에 의한 생존 경로의 결정 블록을 제시하였다.In the present invention, the present applicant differs from the conventional Viterbi decoder for PR-IV, as shown in FIG. 3, data bits (1,0) (notifying three cases 4, 5, and 6 according to the difference evaluation amount, respectively) 0,1) (1,1) is presented and the decision block of the survival path by this data bit is presented.

한편, 본 발명자는 PR-I 용 비터비 디코더의 구현시에 차이 평가량에 따른 케이스1-6을 관찰한 결과, 케이스 1,4 그리고, 케이스 2,5는 동일하나 케이스 3, 6 만이 상이하다는 것을 발견하였으며, 케이스 6의 경우(즉, 1,1)를 케이스 3으로 전환시키면 종래의 PR-Ⅳ용 비터비 디코더내 생존 경로 결정 블록을 이용하여 PR-I용 비터비 디코더를 구성할 수 있을 것이라는 것을 착안하였다.On the other hand, the present inventors observed Cases 1-6 according to the difference evaluation amount when implementing the Viterbi decoder for PR-I, and found that Cases 1 and 4 and Cases 2 and 5 are the same, but only Cases 3 and 6 are different. We found that switching case 6 (i.e. 1,1) to case 3 would be able to construct a Viterbi decoder for PR-I using a survival path determination block in a conventional Viterbi decoder for PR-IV. It was conceived that.

본 발명은 이러한 착안에 의거하여 안출한 것으로서, 본 발명의 목적은 PR-Ⅳ용 비터비 디코더내 생존 경로 결정 블록을 이용하여 PR-Ⅰ용 비터비 디코더를 구성한 PR-I용 비터비 디코더를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made based on this concept, and an object of the present invention is to provide a Viterbi decoder for PR-I, which comprises a Viterbi decoder for PR-I using a survival path determination block in a Viterbi decoder for PR-IV. It is.

도 1은 종래 PR-Ⅳ용 비터비 디코더의 개략 블록도,1 is a schematic block diagram of a Viterbi decoder for a conventional PR-IV;

도 2는 종래 PR-Ⅳ용 비터비 디코더내 생존 경로 결정 블록(1)에서 차이 평가량에 따른 3 가지 케이스 1, 2, 3을 알리는 데이터 비트(1,0)(0,1)(0,0)의 경로를 도시한 도면,2 shows data bits (1,0) (0,1) (0,0) indicating three cases 1, 2, and 3 according to the difference evaluation amount in the survival path determination block (1) in the Viterbi decoder for the conventional PR-IV. Drawing showing the path of),

도 3은 PR-I용 비터비 디코더내 생존 경로 결정 블록(10)에서 차이 평가량에 따른 3 가지 케이스 4, 5, 6을 알리는 데이터 비트(1,0)(0,1)(1,1)의 경로를 도시한 도면,FIG. 3 shows data bits (1,0) (0,1) (1,1) indicating three cases 4, 5, and 6 according to the difference evaluation amount in the survival path determination block 10 in the Viterbi decoder for PR-I. A diagram showing the path of,

도 4는 본 발명에 따른 PR-Ⅰ채널용 비터비 디코더의 개략 블럭도.4 is a schematic block diagram of a Viterbi decoder for a PR-I channel according to the present invention;

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

10 : 생존 경로 결정 블록 20 : 생존 경로 저장및 갱신 블록10: survival path determination block 20: survival path storage and update block

30 : 절환 회로 40 : 데이터 검출 회로30: switching circuit 40: data detection circuit

50 : 카운터 60 : 조합 회로50: counter 60: combination circuit

이러한 목적을 달성하기 위한 본 발명은, PR-Ⅰ채널 특성에 대한 비터비 디코더로서, 입력 데이터들의 차이 평가량을 검출하여 케이스 4임을 알리는 0,1의 데이터 비트, 케이스 5임을 알리는 1, 0 데이터 비트, 케이스 6임을 알리는 1, 1의 데이터 비트및 사인 비트를 각각 출력하는 PR-Ⅰ용 생존 경로 결정 블록과; 생존 경로 결정 블록의 데이터 비트가 케이스 6 상태인가를 검출하여 카운터 증가 신호를 출력하는 데이터 검출 회로와; 데이터 검출 회로의 카운터 증가 신호가 연속하여 인가될 때만 구동하여 카운팅 증가 신호를 계수하여 그 최하위 비트(LSB)를 출력하며, 데이터 검출 회로로부터 카운터 증가 신호가 인가되지 않을 때에는 리셋되는 카운터와; 생존 경로 결정 블록으로부터의 케이스 6의 데이터 비트(1,1)를 (0,0)의 데이터 비트로 변환시켜 출력하는 조합 회로와; 생존 경로 결정 블록및 조합 회로의 데이터 비트를 데이터 검출 회로로부터 카운팅 증가 신호에 따라 선택적으로 출력하며, 카운터로부터 카운트 값의 최하위 비트가 인가될 때 인가된 조합 회로의 데이터 비트들을 카운터의 최하위 비트에 따라 선택적으로 변환시켜 출력하는 절환 회로와; 절환 회로의 데이터 비트및 사인 비트를 수신하여 데이터 비트들의 생존 경로및 그 최종 데이터 비트를 결정하여 출력하는 PR-Ⅳ용 생존 경로 저장및 갱신 블록을 구비한다.In order to achieve the above object, the present invention provides a Viterbi decoder for PR-I channel characteristics, and detects the difference evaluation amount of the input data to indicate case 4, indicating that it is case 4, and 1, 0 data bit indicating that case 5. A survival path determination block for PR-I which outputs data bits 1 and 1 and sign bits indicating case 6, respectively; A data detection circuit for detecting whether a data bit of the survival path determination block is in case 6 and outputting a counter increment signal; A counter which is driven only when the counter increment signal of the data detection circuit is applied successively, counts the counting increment signal and outputs the least significant bit (LSB), and is reset when the counter increment signal is not applied from the data detection circuit; A combination circuit for converting the data bits (1,1) of case 6 from the survival path determination block into (0,0) data bits and outputting them; Selectively outputs the data bits of the survival path determination block and the combining circuit according to the counting increase signal from the data detection circuit, and applies the data bits of the applied combining circuit according to the least significant bit of the counter when the least significant bit of the count value is applied from the counter. A switching circuit for selectively converting and outputting the converted circuit; And a survival path storage and update block for the PR-IV which receives the data bit and the sign bit of the switching circuit, and determines and outputs the survival path and the final data bit of the data bits.

이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 PR-I용 비터비 디코더의 블록도로서, 부호(10)는 생존 경로 결정 블록으로서 입력 데이터(Yn)및 이전 차이 평가량(DJn-1)을 이용하여 차이 평가량(DJn)을 산출하고, 이 차이 평가량(DJn)에 따라 도 3에 도시된 바와 같은 케이스 4, 5, 6의 데이터 비트를 출력한다. 본 발명에서의 생존 경로 결정 블록(10)은 본 출원인이 출원한 "디지탈 광 기록 재생/재생 시스템용 비터비 디코더(출원 번호 제 호및 제 호)에 상세히 기재되어 있으므로 본 명세서에서는 상세한 설명을 생략하였다.4 is a block diagram of a Viterbi decoder for PR-I according to the present invention, in which the code 10 is a survival path determining block using the input data Yn and the previous difference evaluation amount DJ n-1 . DJ n ) is calculated and the data bits of cases 4, 5, and 6 as shown in Fig. 3 are output in accordance with this difference evaluation amount DJ n . Since the survival path determination block 10 in the present invention is described in detail in the "Viterbi decoder (application number and application number) for digital optical recording reproduction / reproduction system, filed by the applicant, the detailed description is omitted here. It was.

생존 경로 결정 블록(10)의 데이터 비트들은 생존 경로 저장및 갱신 블록(20)에 인가되며, 본 발명에서의 생존 경로 저장및 갱신 블록(20)은 종래의 PR-Ⅳ용 비터비 디코더내의 것과 동일한 것으로서로 도시된 바와 같이 절환 회로(30)의 데이터 비트및 생존 경로 결정 블록(10)의 사인 비트에 의하여 데이터 비트의 생존 경로및 그 최종 데이터 비트를 결정하여 출력하게 구성되어 있다.The data bits of the survival path determination block 10 are applied to the survival path storage and update block 20, wherein the survival path storage and update block 20 in the present invention is the same as in the conventional Viterbi decoder for PR-IV. As shown in the figure, the data bit of the switching circuit 30 and the sine bit of the survival path determination block 10 determine and output the survival path of the data bit and its final data bit.

한편, 생존 경로 결정 블록(10)의 데이터 비트는 도시된 바와 같이 데이터 검출 회로(40)에 인가되며, 데이터 검출 회로(40)는 현재의 데이터 비트가 케이스 6 상태인가 즉, 데이터 비트가 (1,1)상태인가를 판단하여 (1,1)상태일 때에만 로직 하이 상태의 카운터 증가 신호를 출력하도록 구성되어 있다.On the other hand, the data bits of the survival path determination block 10 are applied to the data detection circuit 40 as shown, and the data detection circuit 40 checks whether the current data bits are in the case 6 state, that is, the data bits are (1). It is configured to output the counter increment signal of the logic high state only when it is in the (1,1) state by determining whether or not it is in the (1,1) state.

카운터(50)는 데이터 검출 회로(40)의 카운터 증가 신호가 연속하여 인가될 때만 구동하여 카운팅 증가 신호를 계수하여 그 최하위 비트(LSB)를 출력하도록 구성되며, 데이터 검출 회로(40)로부터 카운터 증가 신호가 인가되지 않을 때에는 리셋되도록 구성되어 있다.The counter 50 is configured to drive only when the counter increment signal of the data detection circuit 40 is continuously applied, to count the counting increment signal, and to output the least significant bit LSB, and to increase the counter from the data detection circuit 40. It is configured to reset when no signal is applied.

여기서, 카운터(50)의 최하위 비트는 카운팅 증가 신호가 홀수개 인가될 때에는 로직 1을, 짝수개 인가될 때에는 로직 0를 출력하므로써 카운터(50)의 최하위 비트로서 케이스 6의 비트 데이터가 연속하여 홀수개 또는 짝수개 인가되었는가를 알 수 있다.Here, the least significant bit of the counter 50 outputs logic 1 when an odd counting increase signal is applied, and logic 0 when an even number is applied. It can be determined whether dogs or even dogs are applied.

한편, 조합 회로(60)는 두 개의 앤드 게이트들로 구성되어 있어 생존 경로 결정 블록(10)의 데이터 비트들및 인버터(I1)에 의하여 반전된 데이터 검출 회로(40)의 카운터 증가 신호를 조합하여 출력하게 구성되어 있다. 따라서, 조합 회로(60)는 생존 경로 결정 블록(10)이 (1,1)의 데이터 비트를 출력할 때에 (0,0)의 데이터를 출력함을 알 수 있다.On the other hand, the combination circuit 60 is composed of two AND gates by combining the data bits of the survival path determination block 10 and the counter increment signal of the data detection circuit 40 inverted by the inverter I1. It is configured to output. Thus, the combination circuit 60 can know that the survival path determination block 10 outputs data of (0,0) when outputting the data bits of (1,1).

이러한 조합 회로(60)의 출력은 절환 회로(30)에 인가되며, 절환 회로(30)는 데이터 검출 회로(40)로부터 카운팅 증가 신호가 인가될 때에는 조합 회로(60)의 데이터 비트를 생존 경로 저장및 갱신 블럭(20)에 인가하나, 카운팅 증가 신호가 인가되지 않을 때에는 생존 경로 결정 블록(10)의 데이터 비트를 생존 경로 저장및 갱신 블록(20)에 인가한다. 이때, 절환 회로(30)는 조합 회로(60)의 데이터 비트들중에서 카운터(50)로부터 카운트 값의 최하위 비트가 인가될 때 인가된 데이터 비트들을 카운터(50)의 최하위 비트에 따라 선택적으로 변환시켜 생존 경로 저장및 갱신 블록(20)에 인가하도록 구성되어 있다. 여기서, 카운터(50)의 카운트값은 카운터 증가 신호를 계수하다가 종료되었을 때의 값인 바, 결국 생존 결정 블록(10)에서 케이스 6의 데이터 비트(1,1)가 연속하여 인가된 횟수를 의미하며, 카운트 값의 최하위 비트는 케이스 6의 데이터 비트가 홀수개 또는 짝수개인지를 알리는 정보임은 상술하였다.The output of this combination circuit 60 is applied to the switching circuit 30, and the switching circuit 30 stores the data bits of the combination circuit 60 in the survival path when a counting increase signal is applied from the data detection circuit 40. And a data bit of the survival path determination block 10 to the survival path storage and update block 20 when it is applied to the update block 20 but no counting increment signal is applied. At this time, the switching circuit 30 selectively converts the applied data bits according to the least significant bit of the counter 50 when the least significant bit of the count value is applied from the counter 50 among the data bits of the combination circuit 60. It is configured to apply to the survival path storage and update block 20. Here, the count value of the counter 50 is a value when the counter increment signal is counted and then terminated, and thus the number of times the data bits (1, 1) of case 6 are successively applied in the survival decision block 10. As described above, the least significant bit of the count value is information indicating whether the data bits of the case 6 are odd or even.

따라서, 절환 회로(30)는 연속적으로 입력되는 케이스 6의 데이터 비트들중에 마지막 케이스 6의 데이터 비트들을 카운터(50)의 최하위 비트에 따라 선택적으로 변환시키는 것이다. 즉, 절환 회로(30)는 카운터(50)의 최하위 비트가 0 일 때에는 케이스 6의 마지막 데이터 비트들을 0,0으로 출력하나, 카운터(50)의 최하위 비트가 1 일때에는 케이스 6의 마지막 비트들을 1, 1로 변환시켜 출력하게 되는 것이다.Accordingly, the switching circuit 30 selectively converts the data bits of the last case 6 among the data bits of the case 6 that are continuously input according to the least significant bit of the counter 50. That is, the switching circuit 30 outputs the last data bits of case 6 as 0 and 0 when the least significant bit of the counter 50 is 0, but the last bits of case 6 when the least significant bit of the counter 50 is 1. The output is converted to 1, 1.

따라서, 케이스 6이 연속하여 짝수개 입력될 때에 절환 회로(30)는 (0,0),(0,0)....(0,0)의 데이터 비트를 출력하나, 케이스 6이 연속하여 홀수개 입력될 때에는 절환 회로(30)는 (0,0),(0,0)...(0,0),(1,1)의 데이터 비트를 출력하게됨을 알 수 있다.Therefore, when case 6 is input evenly in succession, switching circuit 30 outputs data bits of (0,0), (0,0) .... (0,0), but case 6 is continuous It can be seen that when an odd number is input, the switching circuit 30 outputs data bits of (0, 0), (0, 0) ... (0, 0), (1, 1).

이와 같이 케이스 6의 상태가 홀수 또는 짝수인가를 판단하여 절환 회로(30)가 최종적으로 (0,0) 또는 (1,1)의 데이터 비트를 출력하게 한 이유는 다음과 같다.In this way, it is determined whether the state of case 6 is odd or even, and the switching circuit 30 finally outputs (0,0) or (1,1) data bits.

도 1에 도시된 생존 경로 저장및 갱신 블록(2)으로부터 알 수 있는 바와 같이 종래의 케이스 3(0,0)의 경우에 그 생존 경로가 변경되지 않게 되나, 케이스 6 (1,1)이 연속하여 홀수개 입력되는 경우에는 생존 경로가 반전되며, 케이스 6이 짝수개 연속하여 입력되는 경우에 케이스 6이 인가되기 전의 생존 경로가 유지된다. 따라서, 본 발명에서는 카운터를 이용하여 케이스 6의 데이터 비트가 연속하여 홀수개 또는 짝수개 인가되고 있는가를 판단하고, 케이스 6의 데이터 비트가 짝수개 인가될 때에는 이 케이스 6의 데이터 비트 모두를 (0,0) 즉, 케이스 3 의 경우로 변환시켜 출력하나, 케이스 6의 데이터 비트가 홀수개 인가될 때에는 이 케이스 6의 데이터 비트들중 마지막 데이터 비트만을 (1,1)로 변환키고, 나머지 데이터 비트들은 (0,0) 즉, 케이스 3 의 경우로 변환시켜 생존 경로 저장및 갱신 블록(20)에 인가하는 것이다.As can be seen from the survival path storage and update block 2 shown in Fig. 1, in the case of the conventional case 3 (0,0), the survival path is not changed, but the case 6 (1,1) is continuous. When the odd number is input, the survival path is reversed. When the even number 6 is continuously input, the survival path before the case 6 is applied is maintained. Therefore, in the present invention, it is determined whether odd number or even number of data bits of case 6 are continuously applied by using a counter, and when even number of data bits of case 6 is applied, all of the data bits of case 6 are (0, 0) That is, case 3 is converted and outputted, but when an odd number of data bits of case 6 is applied, only the last data bit of the case 6 data bits is converted to (1, 1), and the remaining data bits are (0,0) That is, the case 3 is converted to the case 3 and applied to the survival path storage and update block 20.

상술한 설명으로부터 알 수 있는 바와 같이 생존 경로 결정 블록은 PR-Ⅰ채널용 비터비 디코더의 생존 경로 결정 블록을 이용하여 구성되나, 생존 경로 저장및 갱신 블록은 종래의 PR-Ⅳ용 비터비 디코더의 것을 이용할 수 있음을 알 수 있다.As can be seen from the above description, the survival path determination block is configured using the survival path determination block of the Viterbi decoder for the PR-I channel, but the survival path storage and update block is the conventional Viterbi decoder for the PR-IV. It can be seen that it can be used.

따라서, 본 발명은 DVDR의 채널 특성인 PR-Ⅰ에 대한 비터비 디코더내의 생존 경로 저장및 갱신 블록을 PR-Ⅳ용 비터비 디코더의 생존 경로 저장및 갱신 블록을 이용하여 구현할 수 있어 PR-Ⅰ에 대한 비터비 디코더를 용이하게 구현할 수 있다는 효과가 있다.Accordingly, the present invention can implement the survival path storage and update block in the Viterbi decoder for PR-I, which is the channel characteristic of DVDR, using the survival path storage and update block of the Viterbi decoder for PR-IV. There is an effect that can easily implement a Viterbi decoder for.

Claims (3)

PR-Ⅰ채널 특성에 대한 비터비 디코더로서,Viterbi decoder for PR-I channel characteristics, 상기 입력 데이터들의 차이 평가량을 검출하여 케이스 4임을 알리는 0,1의 데이터 비트, 케이스 5임을 알리는 1, 0 데이터 비트, 케이스 6임을 알리는 1, 1의 데이터 비트및 사인 비트를 각각 출력하는 PR-Ⅰ용 생존 경로 결정 블록(10)과;PR-I for detecting the difference evaluation amount of the input data and outputting data bits 0 and 1 indicating case 4, data bits 1 and 0 indicating case 5, data bits 1 and 1 indicating case 6 and sign bits, respectively. A dragon survival path determination block 10; 상기 생존 경로 결정 블록(10)의 데이터 비트가 케이스 6 상태인가를 검출하여 카운터 증가 신호를 출력하는 데이터 검출 회로(40)와;A data detection circuit (40) for detecting whether a data bit of the survival path determination block (10) is in case 6 and outputting a counter increment signal; 상기 데이터 검출 회로(40)의 카운터 증가 신호가 연속하여 인가될 때만 구동하여 카운팅 증가 신호를 계수하여 그 최하위 비트(LSB)를 출력하며, 상기 데이터 검출 회로(40)로부터 카운터 증가 신호가 인가되지 않을 때에는 리셋되는 카운터(50)와;Only when the counter increment signal of the data detection circuit 40 is continuously applied, it is driven to count the counting increment signal and outputs the least significant bit LSB, and the counter increment signal is not applied from the data detection circuit 40. A counter 50 which is reset at the time; 상기 생존 경로 결정 블록(10)으로부터의 상기 케이스 6의 데이터 비트(1,1)를 (0,0)의 데이터 비트로 변환시켜 출력하는 조합 회로(60)와;A combination circuit (60) for converting the data bits (1,1) of the case 6 from the survival path determination block (10) into output data bits of (0,0); 상기 생존 경로 결정 블록(10)및 상기 조합 회로(60)의 데이터 비트를 상기 데이터 검출 회로(40)로부터 카운팅 증가 신호에 따라 선택적으로 출력하며, 상기 카운터(50)로부터 카운트 값의 최하위 비트가 인가될 때 인가된 상기 조합 회로(60)의 데이터 비트들을 상기 카운터(50)의 최하위 비트에 따라 선택적으로 변환시켜 출력하는 절환 회로(30)와;Selectively outputting data bits of the survival path determination block 10 and the combination circuit 60 according to a counting increase signal from the data detection circuit 40, and applying the least significant bit of the count value from the counter 50 A switching circuit (30) for selectively converting the data bits of the combination circuit (60) applied when they are applied, according to the least significant bit of the counter (50); 상기 절환 회로(30)의 데이터 비트및 상기 사인 비트를 수신하여 상기 데이터 비트들의 생존 경로및 그 최종 데이터 비트를 결정하여 출력하는 PR-Ⅳ용 생존 경로 저장및 갱신 블록(20)을 구비하는 PR-Ⅰ채널용 비터비 디코더.PR- having a survival path storage and update block 20 for PR-IV which receives the data bit and the sign bit of the switching circuit 30 and determines and outputs the survival path and its final data bit of the data bits. Viterbi decoder for I-channels. 제 1 항에 있어서,The method of claim 1, 상기 조합 회로(60)는 생존 경로 결정 블록(10)이 (1,1)의 데이터 비트를 출력할 때에 (0,0)의 데이터를 출력하도록 구성한 PR-Ⅰ채널용 비터비 디코더.And the combination circuit (60) is configured to output data of (0,0) when the survival path determination block (10) outputs a data bit of (1,1). 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 절환 회로(30)는, 상기 카운터(50)의 최하위 비트가 0 일 때에는 케이스 6의 마지막 데이터 비트들을 0,0으로 출력하고, 카운터(50)의 최하위 비트가 1 일때에는 케이스 6의 마지막 비트들을 1, 1로 변환시켜 출력하도록 구성한 PR-Ⅰ채널용 비터비 디코더.The switching circuit 30 outputs the last data bits of case 6 as 0 and 0 when the least significant bit of the counter 50 is 0, and the last bit of case 6 when the least significant bit of the counter 50 is 1. Viterbi decoder for the PR-I channel configured to convert the signals into 1s and 1s.
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