KR100338388B1 - Viterbi decoder using hard decision method - Google Patents
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Abstract
Description
본 발명은 기저대역 다치 신호의 전송 또는 저장 시스템의 데이타 복호부에 관한 것으로, 특히, 고속의 처리속도를 요구하는 경우에 비터비(Viterbi) 알고리즘을 이용해 효율적인 데이타 복호가 이루어지도록 하는 비터비 복호기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data decoding unit of a baseband multi-value signal transmission or storage system. In particular, the present invention relates to a Viterbi decoder that enables efficient data decoding using a Viterbi algorithm when a high processing speed is required. It is about.
일반적으로 비터비 복호기를 통해 실현되는 최우추정 복호법은 임의의 수신 코드열에 가장 가까운 (예를 들면, 최소의 해밍(hamming) 거리를 가지는) 코드열을 추정하는 복호법으로서, 상기 가까운 코드열을 트렐리스(trellis)를 이용해서 효과적으로 탐색하는 방법이 비터비 알고리즘이다.In general, the maximum likelihood decoding method realized through a Viterbi decoder is a decoding method for estimating a code string that is closest to an arbitrary received code string (for example, having a minimum hamming distance). An efficient way to search using trellis is the Viterbi algorithm.
상기 비터비 알고리즘은 다음과 같은 단계를 거쳐 동작을 수행하게 된다.The Viterbi algorithm performs an operation through the following steps.
첫번째로, 시점(j)이 n 에서 각 상태에 이르는 단일 경로 중 생존 경로를 저장하고 그 평가량을 계산해 저장한다.First, the survival path of the single path from time point n to each state is stored and the estimated amount is calculated and stored.
두번째로, 시점(j)을 하나 증가시키고(j=n+1), 임의의 한 상태에 이르는 모든 경로들의 평가량을 계산한다. 이 평가량은 임의의 한 상태에 이르는 가지 평가량(branch metric)과 이전 시점(j=n)에서 연결되는 생존 경로의 평가량을 더해서 계산한다. 각각의 상태에 대해, 가장 좋은 평가량을 가지는 경로(생존 경로)와 그 평가량만을 저장하고 나머지 경로는 제거한다.Secondly, the time point j is increased by one (j = n + 1), and the evaluation amount of all paths leading to any one state is calculated. This estimate is calculated by adding the branch metric to any one state plus the estimate of the survival path connecting at the previous time point (j = n). For each state, only the path with the best estimate (survival path) and the estimate are stored and the remaining paths are removed.
세번째로, j 〈 L + m이면 상기 두번째 단계를 반복하고, j = L + m일 때는 동작을 중지한다. (상기에서 L 은 메시지 열의 길이이고 m은 플러시(flush) 열의 길이를 나타낸다.)Thirdly, if j <L + m, the second step is repeated, and when j = L + m, the operation is stopped. (Where L is the length of the message column and m is the length of the flush column.)
상기 비터비 알고리즘을 실현하도록 구현한 복호기 중에서, 제1도에 도시된 것은 종래의 연판정 방식을 이용한 비터비 복호기로서, 연판정 방식의 결정블럭(10)과, 상기 연판정 방식의 결정블럭(10)에 접속된 생존경로 저장 및 갱신블럭(20)으로 크게 나누어진다.Among the decoders implemented to realize the Viterbi algorithm, shown in FIG. 1 is a Viterbi decoder using a conventional soft decision method. The decision block 10 of the soft decision method and the decision block of the soft decision method ( It is divided into a survival path storage and update block 20 connected to 10).
상기 연판정 방식의 결정블럭(10)은 아날로그/디지탈 변환기로부터 얻어진 신호 샘플링 값(Yn)을 입력으로 하여 잠정적인 이진 결정값(+bn-1, -bn-1) 및 차이 평가량 부호의 반전된 값(bn-2)을 출력하며, 세부적으로, 차이 평가량 값(DJn-2)과 상기 신호 샘플링 값(Yn)의 차(Pn)를 계산하여 출력하는 뺄셈블럭(11)과, 상기 뺄셈블럭(11)의 출력(Pn)을 입력으로 하여 차이 평가량을 구하는데 필요한 값(Qn)과 잠정적인 이진 결정값(+bn, -bn)을 출력하는 생존경로 결정블럭(12)과, 상기 생존경로 결정블럭(12)의 출력(Qn)을 일시저장하는 제 1 레지스터(register)(14)와, 아날로그/디지탈 변환기로부터 얻어진 신호 샘플링 값(Yn)을 소정시간 저장하는 제 2 레지스터(15)와, 상기 제 1 및 제 2 레지스터(14, 15)의 결과를 더하여 차이 평가량(DJn-1)을 출력하는 덧셈블럭(13)과, 상기 덧셈블럭(13)의 결과를 일시저장한 후에 그 결과(DJn-2)를 출력하는 제 3 레지스터(16)와, 상기 덧셈블럭(13)의 출력(DJn-1)을 반전시켜 출력하는 인버터(17)와, 상기 인버터(17)의 출력(bn-1)을 한 클럭주기 동안 지연시켜 출력하는 플립플롭(18)과, 상기 생존경로 결정블럭(12)의 출력(+bn, -bn)을 한 클럭주기 동안 지연시켜 출력하는 플립플롭(19)을 구비하고 있다.The soft decision type determination block 10 receives a potential binary decision value (+ b n-1 , -b n-1 ) and a difference evaluation amount code by inputting a signal sampling value Y n obtained from an analog / digital converter. A subtraction block 11 for outputting an inverted value b n-2 of, and calculating and outputting a difference P n between the difference evaluation amount value DJ n-2 and the signal sampling value Y n . ) And a survival path for outputting a value Q n and a provisional binary decision value (+ b n , -b n ) necessary for obtaining the difference evaluation amount by inputting the output P n of the subtraction block 11 as an input. The decision block 12, the first register 14 for temporarily storing the output Q n of the survival path decision block 12, and the signal sampling value Y n obtained from the analog / digital converter a second register 15, the addition block 13 for outputting the first and second register difference pyeonggaryang (DJ n-1) plus the result of the (14, 15) for storing a predetermined time , By inverting the result output (DJ n-1) of the third register 16 and the addition block 13 to output a (DJ n-2) after the temporary storing the result of the addition block 13, Inverter 17 for outputting, flip-flop 18 for delaying and outputting the output b n-1 of the inverter 17 for one clock period, and the output of the survival path determination block 12 (+ b and a flip-flop 19 for delaying and outputting n and -b n for one clock period.
상기 연판정 방식의 결정블럭(10)으로 입력되는 신호 샘플링 값(Yn)은 +2, 0, -2의 3단계 신호 성분을 가지는 것으로 가정되고, 상기 생존경로 결정블럭(12)을 통해 출력되는 각각의 값들은 만약에,The signal sampling value Y n input to the soft decision method decision block 10 is assumed to have three levels of signal components of +2, 0, and -2, and is output through the survival path decision block 12. Each of these values is
+1 ≤ Pn이면 Qn= +1, +bn= 0, -bn= 1 이 되고,If +1 ≤ P n then Q n = +1, + b n = 0, -b n = 1,
-1 〈 Pn〈 +1 이면 Qn= Pn, +bn= 0, -bn= 0 이 되며,If -1 <P n <+1, then Q n = P n , + b n = 0, -b n = 0,
Pn≤ -1 이면 Qn= -1, +bn= 1, -bn= 0 이 된다.If P n ≤ -1, then Q n = -1, + b n = 1, -b n = 0.
또한, 상기에서 출력되는 차이 평가량(DJn)은 만약에,In addition, the difference evaluation amount (DJ n ) output from the above,
+1 ≤ (DJn-2- Yn) 이면 Yn+ 1이 되고,If +1 ≤ (DJ n-2 -Y n ), then Y n + 1,
-1 〈 (DJn-2- Yn) 〈 +1 이면 DJn-2이 되며,If -1 <(DJ n-2 -Y n ) <+1, then DJ n-2 ,
(DJn-2- Yn) ≤ -1 이면 Yn- 1 이 된다.If (DJ n-2 -Y n ) ≤ -1, it becomes Y n -1.
한편, 생존경로 저장 및 갱신블럭(20)은 상기 연판정 방식의 결정블럭(10)으로부터 얻어진 잠정적인 이진 결정값(+bn-1, -bn-1)을 입력으로 하여 최종적인 이진값(bn-7)을 출력한다. 그 과정을 살펴보면, 상기 입력된 비트 값들은 매 클럭마다 플립플롭(21 및 22, 24 및 25)을 통과하고, 2개 건너마다 설치된 멀티플렉서(multiplexer)(23A 및 23B, 26A 및 26B)를 거쳐 그 값이 갱신되며 상기 각 멀티플렉서(23A 및 23B, 26A 및 26B)의 제어입력은 현재 입력되는 비트값(+bn-1,-bn-1)들이 된다. 그리고, 상기 두번째 멀티플렉서(26A 및 26B)의 출력(+bn-5, -bn-5)은 플립플롭(27)을 통해 한 클럭주기 동안 이동한 후에 상기 연판정 방식의 결정블럭(10)의 출력(bn-2)에 의해 제어되는 멀티플렉서(28)를 거처 갱신되고, 다시 플립플롭(29)을 거쳐 최종값(bn-7)으로 출력된다.On the other hand, the survival path storage and update block 20 receives the final binary decision values (+ b n-1 , -b n-1 ) obtained from the soft decision method decision block 10 as a final binary value. Output (b n-7 ). Looking at the process, the input bit values pass through the flip-flops 21 and 22, 24 and 25 every clock, and through the multiplexers 23A and 23B, 26A and 26B installed every two times. The value is updated and the control inputs of each of the multiplexers 23A and 23B, 26A and 26B become the currently input bit values (+ b n-1 and -b n-1 ). Then, the outputs of the second multiplexers 26A and 26B (+ b n-5 , -b n-5 ) move through the flip-flop 27 for one clock period, and then the decision block 10 of the soft decision method 10 is used. The data is updated via the multiplexer 28 controlled by the output b n-2 , and is outputted to the final value b n-7 via the flip-flop 29.
이상 제1도를 통해 설명한 연판정 방식을 이용한 복호기에서는 원하는 출력을 내기위해, 생존경로 결정블럭에서 한 클럭 동안 뺄셈 블럭과 덧셈 블럭의 연산이 동시에 이루어지고, 이들 블럭으로부터 얻어진 값들을 통해 결정블럭의 판단 연산이 이루어진다. 그러므로, 저속의 처리속도가 요구되는 시스템의 경우에는 한 클럭의 시간 간격이 크기 때문에 한 클럭 주기안에 뺄셈, 덧셈, 판단 연산이 원활하게 이루어질 수 있다. 하지만, 고속의 처리 속도가 요구되는 시스템의 경우에는 상기 제1도에 도시된 복호기로는 시스템의 처리 속도를 맞출 수가 없으므로 고속의 처리 속도에 상응하는 연산블럭이 필요하다. 그러나, 고속 연산블럭 회로의 사용은 전력 소모와 제작 비용의 상승을 가져오는 단점을 가지고 있다.In the decoder using the soft decision method described with reference to FIG. 1, the subtraction block and the addition block are simultaneously operated for one clock in the survival path decision block, and the values of the decision block are obtained through the values obtained from these blocks. The decision operation is made. Therefore, in the case of a system requiring a low processing speed, subtraction, addition and determination operations can be smoothly performed within one clock period because the time interval of one clock is large. However, in the case of a system requiring a high processing speed, the decoder shown in FIG. 1 cannot match the processing speed of the system, and thus a computation block corresponding to the high processing speed is required. However, the use of the high speed operation block circuit has the disadvantage that the power consumption and manufacturing cost increase.
따라서, 상기의 각 문제점들을 해결하기 위하여, 본 발명에서는 뺄셈과 덧셈 연산블럭의 기능을 판단 연산블럭으로 대치하여 생존경로 결정블럭에서 요구되는 전체 연산시간을 줄임으로써, 고속의 처리속도를 요구하는 시스템에서 효율적인 데이타 복호가 이루어지도록 하는데에 그 목적이 있다.Accordingly, in order to solve the above problems, the present invention replaces the functions of the subtraction and addition calculation blocks with the decision operation block to reduce the total calculation time required for the survival path determination block, thereby requiring a high processing speed. The purpose is to enable efficient data decoding in.
상기 목적을 달성하기 위하여, 본 발명에서는 생존경로 결정블럭에 뺄셈블럭과 덧셈블럭을 사용하지 않고, 현재 신호 샘플링 값과 이전에 입력된 신호 샘플링값, 이전에 출력된 잠정적인 이진 결정값과 차이 평가량 부호의 반전값을 입력으로 받아 현재 잠정적인 이진 결정값과 차이 평가량 부호의 반전값을 출력하도록 하는 경판정 방식의 결정블럭을 포함하는 비터비 복호기를 구현하였다.In order to achieve the above object, in the present invention, without using a subtraction block and an addition block in the survival path determination block, a current signal sampling value, a previously input signal sampling value, a previously outputted potential binary decision value and a difference evaluation amount A Viterbi decoder including a hard decision type decision block that receives the inverted value of a sign as an input and outputs a current binary decision value and an inverted value of a difference evaluation amount code is implemented.
이하, 첨부된 제2도를 참조하여 본 발명에 관해 설명하고자 한다.Hereinafter, with reference to the accompanying Figure 2 will be described with respect to the present invention.
본 발명에 의한 경판정 방식을 이용한 비터비 복호기는 경판정 방식의 결정블럭(30)과, 상기 경판정 방식의 결정블럭(30)에 접속되며 제1도에서와 동일한 구조를 갖는 생존경로 저장 및 갱신블럭(20)을 포함하고 있다.The Viterbi decoder using the hard decision method according to the present invention is connected to the hard decision method decision block 30 and the hard decision method decision block 30, and the survival path storage and having the same structure as in FIG. The update block 20 is included.
상기 생존경로 저장 및 갱신블럭(20)은 제1도와 동일하므로 그 구성과 동작 설명은 생략하고, 이하에서는 상기 경판정 방식의 결정블럭(30)에 관해서만 언급하기로 한다.Since the survival path storing and updating blocks 20 are the same as those of FIG. 1, the configuration and operation description thereof will be omitted, and only the hard decision type determination block 30 will be described below.
상기 경판정 방식의 결정블럭(30)은 이전의 차이 평가량 부호 반전값(bn-2), 이전의 잠정적인 이진 결정값(+bn-2, -bn-2), 이전의 신호 샘플링 값(Yn-2) 및 현 신호 샘플링 값(Yn)을 입력으로 하여 잠정적인 이진 결정값(+bn, -bn)과 차이 평가량 부호 반전값(bn)을 출력하는 경판정 방식의 생존경로 결정블럭(31)과, 상기 생존경로 결정블럭(31)의 출력(bn)을 일시저장하는 제 1 레지스터(32)와, 아날로그/디지탈 변환기로부터 얻어진 신호 샘플링 값(Yn)을 소정시간 저장하는 제 2 레지스터(33)와, 상기 제 1 및 제 2 레지스터(32, 33)의 출력(bn-1, Yn-1)을 일시저장한 후에 출력하는 제 3 레지스터(34)와, 상기 출력(bn-1)을 한 클럭주기 후에 출력하는 플립플롭(35)과, 상기 생존경로 결정블럭(31)의 출력(+bn, -bn)을 한 클럭주기 후에 출력하는 플립플롭(36)을 구비하고 있다.The hard decision decision block 30 includes a previous difference quantum sign inversion value (b n-2 ), a previous potential binary decision value (+ b n-2 , -b n-2 ), and a previous signal sampling. Hard decision method that outputs provisional binary decision value (+ b n , -b n ) and difference evaluation sign inversion value (b n ) by inputting value (Y n-2 ) and current signal sampling value (Y n ) The survival path determination block 31, the first register 32 for temporarily storing the output b n of the survival path determination block 31, and the signal sampling value Y n obtained from the analog / digital converter. A second register 33 for storing a predetermined time, and a third register 34 for outputting after temporarily storing the outputs b n-1 and Y n-1 of the first and second registers 32 and 33; And a flip-flop 35 which outputs the output b n-1 after one clock cycle and an output (+ b n , -b n ) of the survival path determination block 31 after one clock cycle. With flip-flop 36 There.
상기 경판정 방식을 이용한 생존경로 결정블럭(31)으로 인가되는 신호 샘플링 값(Yn)은 +2, 0, -2의 3단계 신호 성분을 가지고, +bn, -bn, bn은 모두 초기에 0 값을 가지는 것으로 가정한 상태에서, 종래기술과 그 구성이 다른 상기 결정블럭(판단 연산블럭)(31)의 동작을 살펴보면 다음과 같은 규칙을 갖는다.The signal sampling value (Y n ) applied to the survival path determination block 31 using the hard decision method has three signal components of +2, 0, and -2, and + b n , -b n , and b n are Assuming that all have an initial value of 0, the operation of the decision block (decision calculation block) 31 different from the conventional technology and its configuration has the following rules.
우선, 첫번째로 입력신호(Yn)가 +2일 때에는 +bn= 1, -bn= 0, bn= 1 로 출력되고,First, when the input signal Y n is +2, + b n = 1, -b n = 0, and b n = 1 are output.
두번째로, 입력신호(Yn)가 -2일 때에는 +bn= 0, -bn= 1, bn= 0으로 출력되며,Second, when the input signal (Y n ) is -2, + b n = 0, -b n = 1, b n = 0 is outputted,
세번째로, 입력신호(Yn)가 0일 때에는 다음 세가지 경우로 나누어진다.Third, when the input signal Y n is 0, it is divided into three cases.
만약에, Yn-2= +2 이면 +bn= 0, -bn= 1, bn= 1 로 출력되고,If Y n-2 = +2, + b n = 0, -b n = 1, b n = 1
Yn-2= -2 이면 +bn= 1, -bn= 0, bn= 0 으로 출력되며,If Y n-2 = -2, the output is + b n = 1, -b n = 0, b n = 0,
Yn-2= 0 이면 +bn= +bn-2, -bn= -bn-2, bn= bn-2로 출력된다.If Y n-2 = 0, the output is + b n = + b n-2 , -b n = -b n-2 , b n = b n-2 .
즉, 상기 제1도와 제2도를 통해 설명한 비터비 복호기의 차이점을 살펴보면, 제1도에 도시된 종래의 복호기의 생존경로 결정블럭에 사용된 판단 연산블럭이 판별값을 입력으로 받아 잠정적인 이진 결정값과 차이 평가량 증감값을 출력하던 것과는 달리, 제2도에 도시된 본 발명에 의한 복호기는 현재 신호 샘플링 값과 이전에 입력된 신호 샘플링 값, 이전에 출력된 잠정적인 이진 결정값과 차이 평가량 부호의 반전값을 입력으로 받아 현재 잠정적인 이진 결정값과 차이 평가량 부호의 반전값을 출력하게 된다.That is, referring to the difference between the Viterbi decoder described with reference to FIG. 1 and FIG. 2, the decision operation block used in the survival path determination block of the conventional decoder shown in FIG. 1 receives the determination value as an input binary. Unlike outputting the decision value and the difference evaluation amount increase / decrease value, the decoder according to the present invention shown in FIG. 2 shows the current signal sampling value and the previously inputted signal sampling value, and the previously outputted potential binary decision value and the difference evaluation amount. It receives the inversion value of the sign as an input and outputs the current tentative binary decision value and the inversion value of the difference evaluation amount sign.
이상에서 설명한 바와같이, 종래기술의 경우 생존경로 결정블럭에 뺄셈블럭과 덧셈블럭을 사용하므로, 연산시간이 많이 요구되는 반면에, 본 발명에 의한 복호기는 생존경로 결정 블럭에 연산시간을 많이 요구하는 뺄셈블럭과 덧셈블럭을 사용하지 않고 판단 연산블럭만으로 구성되므로, 고속의 처리속도를 요구하는 시스템에서 종래기술보다 더 안정적으로 한 클럭 주기안에 원하는 결과를 얻을 수 있는 이점이 있다.As described above, in the prior art, since a subtraction block and an addition block are used in the survival path determination block, a lot of computation time is required, whereas the decoder according to the present invention requires a lot of computation time in the survival path determination block. Since it is composed of only arithmetic operation blocks without subtraction blocks and addition blocks, there is an advantage that a desired result can be obtained in a clock cycle more stable than the prior art in a system requiring a high processing speed.
제 1 도는 종래의 연판정 방식을 이용한 비터비 복호기를 도시한 도면.1 is a diagram illustrating a Viterbi decoder using a conventional soft decision method.
제 2 도는 본 발명에 의한 경판정 방식을 이용한 비터비 복호기를 도시한 도면.2 is a diagram illustrating a Viterbi decoder using the hard decision method according to the present invention.
※ 도면의 주요부분에 대한 부호의 설명※ Explanation of code for main part of drawing
10 : 연판정 방식의 결정블럭 11 : 뺄셈블럭10: decision block of soft decision method 11: subtraction block
12, 31 : 생존경로 결정블럭 13 : 덧셈블럭12, 31: survival path decision block 13: addition block
14, 15, 16, 32, 33, 34 : 레지스터 17 : 인버터14, 15, 16, 32, 33, 34: Register 17: Inverter
18, 19, 21, 22, 24, 25, 27, 29, 35, 36 : 플립플롭18, 19, 21, 22, 24, 25, 27, 29, 35, 36: flip-flop
20 : 생존경로 저장 및 갱신블럭20: Save and update survival path
23A, 23B, 26A, 26B, 28 : 멀티플렉서23A, 23B, 26A, 26B, 28: Multiplexer
30 : 경판정 방식의 결정블럭30: decision block of hard decision method
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950061816A KR100338388B1 (en) | 1995-12-28 | 1995-12-28 | Viterbi decoder using hard decision method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950061816A KR100338388B1 (en) | 1995-12-28 | 1995-12-28 | Viterbi decoder using hard decision method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970055634A KR970055634A (en) | 1997-07-31 |
| KR100338388B1 true KR100338388B1 (en) | 2002-10-31 |
Family
ID=37480095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950061816A KR100338388B1 (en) | 1995-12-28 | 1995-12-28 | Viterbi decoder using hard decision method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100338388B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225227A (en) * | 1988-03-03 | 1989-09-08 | Mitsubishi Electric Corp | Viterbi decoder |
| JPH05315977A (en) * | 1992-05-12 | 1993-11-26 | Hitachi Ltd | Method for decoding soft decision maximum and decoder |
| JPH07264080A (en) * | 1994-03-24 | 1995-10-13 | Matsushita Electric Ind Co Ltd | Viterbi decoder |
| KR950030501A (en) * | 1994-04-12 | 1995-11-24 | 이헌조 | Universal Viterbi Decoder |
-
1995
- 1995-12-28 KR KR1019950061816A patent/KR100338388B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225227A (en) * | 1988-03-03 | 1989-09-08 | Mitsubishi Electric Corp | Viterbi decoder |
| JPH05315977A (en) * | 1992-05-12 | 1993-11-26 | Hitachi Ltd | Method for decoding soft decision maximum and decoder |
| JPH07264080A (en) * | 1994-03-24 | 1995-10-13 | Matsushita Electric Ind Co Ltd | Viterbi decoder |
| KR950030501A (en) * | 1994-04-12 | 1995-11-24 | 이헌조 | Universal Viterbi Decoder |
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| Publication number | Publication date |
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| KR970055634A (en) | 1997-07-31 |
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