KR100258634B1 - Viterbi decorder for digital optical recording/reproducing system - Google Patents

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Abstract

PURPOSE: A Viterbi decoder for a digital light recording/reproducing system is provided to correct an error in accordance with a DVDR channel characteristic accurately by embodying a Viterbi decoder with respect to a PR-1. CONSTITUTION: A difference estimating quantity detecting circuit(10) inputs data applied from a decoder through a path(1) and detects a difference estimating quantity and outputs the difference estimating quantity to a path(2). A condition searching circuit(20) searches a condition from the difference estimating quantity applied from the path(2) and outputs two binary values decided by the difference estimating quantity. A path memory and shift register circuit(30) selects and stores a path of data to be detected responding to the two binary values applied from the path(3) and a sign bit applied from a path(9).

Description

디지탈 광 기록/재생 시스템용 비터비 디코더Viterbi Decoder for Digital Optical Recording / Playback Systems

본 발명은 디지탈 광 기록/재생 시스템용 비터비 디코더에 관한 것으로서, 더욱 상세하게는 PR-I 채널용 비터비 디코더에 관한 것이다.The present invention relates to a Viterbi decoder for digital optical recording / reproducing systems, and more particularly to a Viterbi decoder for PR-I channels.

데이터 검출기로서 일반적으로 많이 사용되는 ML(Maximum Likelyhood Dectector)의 효과적인 구현 방법이 비터비 알고리즘이다. 이러한 비터비 알고리즘은 채널의 성질에 따라 그 구현 방법이 상이하다. 따라서, 비터비 알고리즘을 이용한 데이터 검출기를 설계하기 위해서는 그 채널의 특성에 알맞는 비터비 검출기를 구현하는 것이 매우 중요하다.The Viterbi algorithm is an effective implementation of the ML (Maximum Likelyhood Dectector), which is commonly used as a data detector. This Viterbi algorithm differs in its implementation depending on the nature of the channel. Therefore, in order to design a data detector using the Viterbi algorithm, it is very important to implement a Viterbi detector suitable for the characteristics of the channel.

현재 마그네틱 채널(PR-IV용)비터비 디코더는 널리 사용되고 있으나, DVDR의 채널 특성인 PR-I에 대한 비터비 디코더는 개발되고 있지 않은 실정이다.Magnetic channel (for PR-IV) Viterbi decoder is widely used, but no Viterbi decoder for PR-I, which is a channel characteristic of DVDR, has been developed.

본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 DVDR의 채널 특성인 PR-I에 대한 비터비 디코더를 제공하는데 있다.The present invention has been made to solve this problem, and an object of the present invention is to provide a Viterbi decoder for PR-I, which is a channel characteristic of a DVDR.

제1도는 비터비 디코더를 위한 프레코더및 엔코더의 개략 블록도.1 is a schematic block diagram of a recorder and encoder for a Viterbi decoder.

제2도는 제1도에 도시된 프레코더및 엔코더의 상태도.2 is a state diagram of the precoder and the encoder shown in FIG.

제3도는 본 발명을 행하기 위한 차이 평가량에 의한 경로의 상태도.3 is a state diagram of a path by the difference evaluation amount for carrying out the present invention.

제4도는 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더의 개략 블록도.4 is a schematic block diagram of a Viterbi decoder for a digital optical recording / reproducing system according to the present invention.

제5도는 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 차이 평가량 검출 회로의 개략 블록도.5 is a schematic block diagram of a difference evaluation amount detecting circuit configured in a Viterbi decoder for a digital optical recording / reproducing system according to the present invention.

제6도는 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 조건 검색 회로의 개략 블록도.6 is a schematic block diagram of a conditional search circuit constructed in a Viterbi decoder for a digital optical recording / reproducing system according to the present invention.

제7도는 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 경로 메모리 및 시프트 레지스터 회로의 개략 블록도.7 is a schematic block diagram of a path memory and shift register circuit constructed in a Viterbi decoder for a digital optical recording / reproducing system according to the present invention.

제8도는 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 경로 메모리및 시프트 레지스터 회로의 다른 개략 블록도.8 is another schematic block diagram of a path memory and shift register circuit constructed in a Viterbi decoder for a digital optical recording / reproducing system according to the present invention.

제9도는 본 발명에 따른 디지탈 광 기록/재생 시스템용 비터비 디코더에 구성되는 경로 메모리 및 시스트 레지스터 회로의 상태도.9 is a state diagram of a path memory and a sheath register circuit configured in a Viterbi decoder for a digital optical recording / reproducing system according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 차이 평가량 검출 회로 20 : 조건 검색 회로10: difference evaluation amount detection circuit 20: condition search circuit

30 : 카운터 레지스터 및 경로 제어 회로30: counter register and path control circuit

이러한 목적을 달성하기 위한 본 발명은, 차이 평가량이 이전 차이 평가량에 2yn(yn은 입력 데이터)을 가산한 값으로 형성되는 PR-I 채널 특성에 대한 비터비 디코더로서, 입력 데이터들을 입력하여 차이 평가량을 검출하여 출력하고, 상기 차이 평가량의 사인 비트를 출력하는 차이 평가량 검출 회로와; 차이 평가량의 출력이 3 이상일 때에는 케이스 1임을 알리는 0,1의 바이너리 신호를, 차이 평가량의 출력이 1이상 3미만일 때에는 케이스 2임을 알리는 1, 1 바이너리 신호를, 차이 평가량의 출력이 1미만일 때에 케이스 3임을 알리는 1,0의 바이너리 신호를 출력하는 조건 검색 회로와; 조건 검색 회로의 바이너리 값들의 생존 경로를 선택하여 출력하고, 사인 비트에 의하여 상기 생존 경로의 최종 출력을 결정하는 경로 메모리 및 시프트 레지스터 회로를 구비한다.In order to achieve the above object, the present invention provides a Viterbi decoder for a PR-I channel characteristic in which a difference evaluation amount is formed by adding 2y n (y n is input data) to a previous difference evaluation amount. A difference evaluation amount detecting circuit for detecting and outputting a difference evaluation amount and outputting a sine bit of the difference evaluation amount; If the output of the difference evaluation amount is greater than or equal to 3, the binary signal of 0, 1 indicating that it is case 1; if the output of the difference evaluation amount is greater than 1 or less than 1, the binary signal of 1 and 1 indicating that it is case 2; A condition search circuit for outputting a binary signal of 1,0 indicating 3; And a path memory and a shift register circuit for selecting and outputting a survival path of binary values of the conditional search circuit and determining the final output of the survival path by a sine bit.

먼저, 본 발명에 따른 비터비 디코더를 설계하기 위한 비터비 알고리즘을 제시하면 다음과 같다.First, the Viterbi algorithm for designing a Viterbi decoder according to the present invention is as follows.

도 1에 도시된 바와 같이 프레코더(P) 및 엔코더(E)에서의 bn과 yn그리고, an과 yn의 상태도가 도 2a 및 도2b도에 도시되어 있다. 여기서, yn은 an+ an-1+ ηn로 표현되며, ηn는 가우시안 노이즈를 의미하며, 가산기(1, 2)는 모듈로 -2 연산기를 그리고 R1, R2는 레지스터를 의미한다.As shown in FIG. 1, the state diagrams of b n and y n and a n and y n in the precoder P and the encoder E are shown in FIGS. 2A and 2B. Where y n is represented by a n + a n-1 + η n , η n means Gaussian noise, adders (1, 2) are modulo -2 operators, and R1, R2 are registers. .

성능 지표를 수학식 1과 같이 표현하고, 이 성능 지표는 각 상태로 들어오는 경로들중 이 식을 최소화하는 경로를 선택하기 위하여 이용된다.The performance indicator is expressed as Equation 1, and this performance indicator is used to select a path that minimizes this expression among paths entering each state.

Figure kpo00001
Figure kpo00001

Figure kpo00002
Figure kpo00002

여기서, 상태를 프레코더(P1)의 레지스터(R1)값으로 나타낸다면 J(n)(0)을 상태0으로 들어오는 경로중 가장 작은 값을 가지는 경로의 성능 지표로 정의하고, J(n)(1)을 상태 1 로 들어오는 경로중 가장 작은 값을 가지는 경로의 성능 지표로 정의할 때, 차이 평가량(DJn=Jn(0)-Jn(1))과 가능한 경로는 도 3과 같이 표현된다.Here, if the state is represented by the register R1 value of the decoder P1, J (n) (0) is defined as the performance index of the path having the smallest value among the paths entering the state 0, and J (n) ( When 1) is defined as the performance index of the path having the smallest value among the paths entering state 1, the difference evaluation amount (DJ n = J n (0) -J n (1)) and the possible paths are expressed as shown in FIG. do.

여기서, yn은 입력 데이터이며, 차이 평가량(Difference)을 DJn-1+ 2yn라 하였을 때, 각 케이스별 차이 평가량은 도 3 에 도시된 바와 같이 다음과 같다.Here, y n is input data, and when the difference evaluation amount (Difference) is DJ n-1 + 2y n , the difference evaluation amount for each case is as shown in FIG. 3.

Figure kpo00003
Figure kpo00003

도 4는 본 발명에 따른 비터비 디코더의 개략 블록도로서 부호(10)는 디코더로부터 인가되는 데이터들을 경로(1)로부터 입력하여 차이 평가량을 검출하여 경로(2)로 출력하기 위한 차이 평가량 검출 회로이며, 부호(20)는 경로(2)로부터 인가되는 차이 평가량으로부터 조건을 검색하여 차이 평가량에 의하여 결정된 2 개의 바이너리값(3)을 출력하는 조건 검색 회로이고, 부호(30)는 경로(3)로부터 인가되는 2개 바이너리 값및 경로(9)로부터 인가되는 사인 비트에 대응하여 검출될 데이터의 경로를 선택하여 저장하기 위한 경로 메모리및 시프트 레지스터 회로이다.FIG. 4 is a schematic block diagram of a Viterbi decoder according to the present invention, wherein a reference numeral 10 denotes a difference evaluation amount detecting circuit for inputting data applied from a decoder from a path 1 to detect a difference evaluation amount and output the same to the path 2. A code 20 is a condition search circuit that searches for a condition from a difference evaluation amount applied from the path 2 and outputs two binary values 3 determined by the difference evaluation amount, and a sign 30 is a path 3. Path memory and shift register circuits for selecting and storing a path of data to be detected corresponding to two binary values applied from and a sine bit applied from path 9.

도 5에는 상술한 평가량 검출 회로(10)의 상세 블록도가 도시되어 있다5 shows a detailed block diagram of the above-described evaluation amount detecting circuit 10.

경로(1)를 통한 입력 데이터(yn)들은 곱셈기(51)를 통하여 2.0과 곱하여 진 후에 가산기(A1)를 통하여 이전 차이 평가량(DJn-1)과 가산되어 경로(2)로 출력하고, 조건 검색 회로(20)는 이 가산기(A1)의 출력이 상술한 케이스 1-3들중 어느하나에 대응하는 가를 검출하여 2 진 바이너리 비트를 경로(3)로 출력한다.Input data (y n ) through the path (1) is multiplied by 2.0 through the multiplier 51, and then added to the path (2) by adding with the previous difference evaluation amount (DJ n-1 ) through the adder (A1), The conditional search circuit 20 detects whether the output of this adder A1 corresponds to any of the cases 1-3 described above, and outputs binary binary bits to the path 3.

또한, 평가량 검출 회로(10)내에는 도시된 바와 같이 가산기(A2, A3)가 구성 되어 있어 케이스 1 및 3에 대한 차이 평가량(DJn)을 검출하기 위한 회로및 이전 차이 평가량(DJn-1)에 대한 사인 비트 변환기(52)가 구성되어 있으며, 경로(3)를 통한 조건 검색 회로(20)의 바이너리 신호에 따라 멀티플렉서(53)는 가산기(A2, A3) 및 사인 비트 변환기(52)의 출력을 선택하여 사인 비트 검출기(55) 및 D 플립플롭(54)에 인가하며, 사인 비트 검출기(55)는 멀티플렉서(53)의 출력의 사인 비트를 검출하여 경로(9)로 출력한다.In addition, in the evaluation amount detecting circuit 10, as shown, adders A2 and A3 are configured to detect a difference evaluation amount DJ n for cases 1 and 3 and a previous difference evaluation amount DJ n-1. Sine bit converter 52 is configured, and according to the binary signal of the conditional search circuit 20 through the path 3, the multiplexer 53 is connected to the adders A2, A3 and sine bit converter 52. The output is selected and applied to the sine bit detector 55 and the D flip-flop 54, and the sine bit detector 55 detects the sine bit of the output of the multiplexer 53 and outputs it to the path 9.

도 6에는 상술한 조건 검색 회로(20)의 블록도가 도시되어 있다.6 shows a block diagram of the condition search circuit 20 described above.

도시된 바와 같이 조건 검색 회로(20)내에는 3 개의 비교기(61-63)이 구성되어 있고, 이 비교기(61)는 경로(2)를 통한 차이 평가량(DJn)의 출력이 3 이상일 때에 0,1의 바이너리 신호를 출력하여, 비교기(62)는 경로(2)를 통한 차이 평가량(DJn)의 출력이 1 이상 3 미만일 때에 1,1 바이너리 신호를 출력하며, 비교기(63)는 경로(2)를 통한 차이 평가량(DJ)의 출력이 1미만일 때에 1, 0의 바이너리 신호를 출력하도록 구성되어 있다.As shown, three comparators 61-63 are configured in the condition search circuit 20, and the comparator 61 is 0, when the output of the difference evaluation amount DJn through the path 2 is 3 or more. By outputting a binary signal of 1, the comparator 62 outputs a 1,1 binary signal when the output of the difference evaluation amount DJn through the path 2 is 1 or more and less than 3, and the comparator 63 outputs the path 2. Is configured to output a binary signal of 1 and 0 when the output of the difference evaluation amount DJ is less than one.

도 7에는 경로 메모리및 시프트 레지스터 회로(30)가 도시되어 있으며, 경로 메모리및 시프트 레지스터 회로(30)는 다수개의 패스(Path) 메모리(C1-Cn)들과 멀티플렉서(M100)가 구성되어 있다.A path memory and shift register circuit 30 is shown in FIG. 7, and the path memory and shift register circuit 30 includes a plurality of path memories C1 -Cn and a multiplexer M100.

도 7에서의 멀티플렉서(M100)는 패스 메모리(C1-Cn)들이 짝수개 형성된 경우를 도시한 것이다. 즉, 패스 메모리(C1-Cn)들이 짝수개 형성된 경우에 멀티플렉서 (M100)은 패스 메모리(Cn)내 멀티플렉서(Mn1)의 출력을 단자(1)로 멀티플렉서(Mn2)의 출력을 단자(0)로 입력하는 구성을 가진다.The multiplexer M100 in FIG. 7 illustrates a case in which even-numbered pass memories C1 -Cn are formed. That is, when an even number of pass memories C1-Cn are formed, the multiplexer M100 outputs the output of the multiplexer Mn1 to the terminal 1 and the output of the multiplexer Mn2 to the terminal 0 in the pass memory Cn. It has a configuration to input.

그러나, 패스 메모리(C1-Cn)들이 홀수개 형성된 경우에는 도 8에 도시된 바와 같이 멀티플렉서(M100)은 패스 메모리(Cn)내 멀티플렉서(Mn1)의 출력을 단자(0)로 멀티플렉서(Mn2)의 출력을 단자(1)로 입력하는 구성을 가진다.However, when an odd number of pass memories C1-Cn are formed, as shown in FIG. 8, the multiplexer M100 outputs the output of the multiplexer Mn1 in the pass memory Cn to a terminal 0 of the multiplexer Mn2. It has a configuration to input the output to the terminal (1).

패스 메모리(C1-Cn)들은 도시된 바와 같이 D플립플롭(D11, D12)(Dn1, Dn2) 및 멀티플렉서(M11, M12)(Mn1, Mn2)로 구성되어 있다.The pass memories C1-Cn are composed of D flip-flops D11 and D12 (Dn1 and Dn2) and multiplexers M11 and M12 (Mn1 and Mn2) as shown.

이와 같이 구성된 회로에서 D플립플롭(D11, D12)(Dn1, Dn2)들은 경로(3)의 바이너리값을 일시 저장하며, 멀티플렉서(M11, M12)(Mn1, Mn2)는 경로(3, 최상의 비트 및 최하위 비트)를 통한 비트값에 의하여 경로(3)의 입력 바이너리 값들에 대한 생존 경로를 설정하게 된다.In the circuit configured in this manner, the D flip-flops D11 and D12 (Dn1 and Dn2) temporarily store binary values of the path 3, and the multiplexers M11 and M12 (Mn1 and Mn2) store the path 3, the most significant bit and The bit value through the least significant bit) sets the survival path for the input binary values of the path 3.

즉, 멀티플렉서(M11, M12)(Mn1, Mn2)는 경로(3)의 값이 1일 때에는 단자(1)를 선택하여 출력하고, 경로(3)의 값이 0 일 때에는 단자(0)를 선택하여 출력하게 구성되어 있는 바, 현재 입력되는 경로(3)의 최상위 비트가 1 일 때에 멀티플렉서 (M11, Mn1)는 D플립플롭(D12, Dn2)의 값을 선택하여 출력하고, 현재 입력되는 경로 (3)의 최상위 비트가 0 일 때에는 멀티플렉서(M11, Mn1)는 D 플립플롭 (D11, Dn1)의 값을 선택하여 출력한다. 또한 현재 입력되는 경로(3)의 최하위 비트가 1 일 때에는 멀티플렉서(M11, Mn1)는 D 플립플롭(D11, Dn1)의 값을 선택하여 출력하고, 현재 입력되는 경로(3)의 최하위 비트가 0 일 때에 멀티플렉서(M12, Mn2)는 D 플립플롭(D12, Dn2)의 값을 선택하여 출력한다.That is, the multiplexers M11 and M12 (Mn1 and Mn2) select and output the terminal 1 when the value of the path 3 is 1, and select the terminal 0 when the value of the path 3 is 0. When the most significant bit of the currently input path 3 is 1, the multiplexers M11 and Mn1 select and output the values of the D flip-flops D12 and Dn2, and the current input path ( When the most significant bit of 3) is 0, the multiplexers M11 and Mn1 select and output the values of the D flip-flops D11 and Dn1. When the least significant bit of the currently input path 3 is 1, the multiplexers M11 and Mn1 select and output the values of the D flip-flops D11 and Dn1, and the least significant bit of the currently input path 3 is 0. In this case, the multiplexers M12 and Mn2 select and output the values of the D flip-flops D12 and Dn2.

이러한 구성에 의하여 경로(3)를 통하여 케이스 1, 3의 경우에는 멀티플렉서 (M11, M12)(Mn1, Mn2)의 출력이 생존 경로로 되나, 케이스 2의 경우 즉, 경로(3)가 (1,1)을 출력할 경우에는 멀티플렉서(M11, M12)(Mn1, Mn2)의 출력이 생존 경로로 될 수 없음을 알 수 있다.In this case, the outputs of the multiplexers M11 and M12 (Mn1 and Mn2) become survival paths in cases 1 and 3 through the path 3, but in case 2, that is, the path 3 is (1, When outputting 1), it can be seen that the outputs of the multiplexers M11 and M12 (Mn1 and Mn2) cannot become survival paths.

즉, 케이스 2가 홀수개 연속하여 입력되는 경우에는 케이스 2가 연속하여 입력되기 전의 생존 경로를 반전시켜줄 필요가 있으나, 케이스 2가 짝수개 연속하여 입력되는 경우에는 케이스 2가 연속하여 입력되기 전의 생존 경로가 생존 경로로 될 것이다.In other words, if the case 2 is continuously inputted, it is necessary to reverse the survival path before the case 2 is continuously inputted, but if the case 2 is inputted evenly, the survival before case 2 is continuously inputted is required. The path will be a survival path.

한편, 본 발명에서는 도시 및 상술한 바와 같이 케이스 2 즉, 경로(3)가 (1,1)인 경우에 멀티플렉서(M11, M12)(Mn1, Mn2)들이 이전의 생존 경로를 반전시키는 구성을 가지고 있으므로 상술한 조건을 만족함을 알 수 있다.On the other hand, the present invention has a configuration in which the multiplexers (M11, M12) (Mn1, Mn2) invert the previous survival path when the case 2, that is, the path 3 is (1,1) as shown and described above. Therefore, it can be seen that the above conditions are satisfied.

도 9에는 이러한 경로 메모리및 시프트 레지스터 회로(30)내에서 케이스 2의 경우가 연속하여 홀수개 입력되는 경우와 케이스 2의 경우가 연속하여 짝수개 입력 되는 경우)일 때에 경로(3)를 통한 입력 바이너리값에 대한 각 패스 메모리(C1-Cn)들의 출력 비트들의 변화상태도가 도시되어 있다.FIG. 9 shows an input via the path 3 when the case 2 is continuously input in the case of the case 2 and the case 2 is continuously input in the path memory and the shift register circuit 30). A change state diagram of output bits of each pass memory C1 -Cn with respect to a binary value is shown.

이러한 패스 메모리(C1-Cn)들의 최종 비트들은 멀티플렉서(M100)에 인가되며, 멀티플렉서(M100)는 경로(9)를 통한 최종 사인 비트값에 의하여 최종 생존 경로를 선택하고, 선택된 최종 경로의 비트값을 경로(8)로 출력하는 것이다.The final bits of these pass memories C1-Cn are applied to the multiplexer M100, and the multiplexer M100 selects the final surviving path by the final sine bit value through the path 9, and selects the bit value of the selected final path. Is output to the path (8).

이와 같이 경로 메모리및 시프트 레지스터 회로(30)를 통하여 선택된 최종 비트값은 결국 PR-I 채널용 데이터들의 원 데이터값이 됨은 용이하게 알 수 있을 것이다.Thus, it will be readily understood that the final bit value selected through the path memory and shift register circuit 30 eventually becomes the original data value of the data for the PR-I channel.

따라서, 본 발명은 DVDR의 채널 특성인 PR-I에 대한 비터비 디코더를 구현하므로서 DVDR 채널특성에 따른 오류를 정확히 정정할 수 있다는 효과가 있다.Accordingly, the present invention has the effect of accurately correcting errors according to DVDR channel characteristics by implementing a Viterbi decoder for PR-I, which is a DVDR channel characteristic.

Claims (4)

평가량(DJn)이 이전 차이 평가량(DJn-1)에 2yn(yn은 입력 데이터)을 가산한 값으로 형성되는 PR-I 채널 특성에 대한 비터비 디코더로서, 상기 입력 데이터들 (yn)을 경로(1)로부터 입력하여 차이 평가량을 검출하여 경로(2)로 출력하고, 차이 평가량의 사인 비트를 경로(9)로 출력하는 차이 평가량 검출 회로(10)와; 상기 경로(2)로부터 인가되는 상기 차이 평가량(DJn)의 출력이 3 이상일 때에는 케이스 1임을 알리는 0,1의 바이너리 신호를, 상기 차이 평가량(DJn)의 출력이 1 이상 3미만일 때에는 케이스 2임을 알리는 1,1 바이너리 신호를, 상기 차이 평가량(DJn)의 출력이 1 미만일 때에는 케이스 3임을 알리는 1, 0의 바이너리 신호를 출력하는 조건 검색 회로(20)와; 상기 경로(3)로부터 인가되는 2개 바이너리 값들의 생존 경로를 선택하여 출력하고, 경로(9)의 사인 비트에 의하여 상기 생존 경로의 최종 출력을 결정하는 경로 메모리 및 시프트 레지스터 회로(30)를 구비하는 디지탈 광 기록 재생/재생 시스템용 비터비 디코더.Pyeonggaryang (DJ n), the previous difference pyeonggaryang to (DJ n-1) 2y n as a Viterbi decoder for the PR-I a channel characteristic to be formed by a value obtained by adding the (y n is the input data), the input data (y a difference evaluation amount detecting circuit 10 which inputs n ) from the path 1 to detect the difference evaluation amount and outputs it to the path 2, and outputs a sine bit of the difference evaluation amount to the path 9; When the output of the difference evaluation amount DJ n applied from the path 2 is 3 or more, a binary signal of 0,1 indicating that it is case 1, and the case 2 when the output of the difference evaluation amount DJ n is 1 or more and less than 3 A condition search circuit 20 for outputting a 1,1 binary signal for indicating that a 1,0 binary signal for indicating a case 3 when the output of the difference evaluation amount DJ n is less than 1; A path memory and a shift register circuit 30 for selecting and outputting a survival path of two binary values applied from the path 3 and determining a final output of the survival path by a sine bit of the path 9. Viterbi decoder for digital optical recording / playback system. 제1항에 있어서, 상기 평가량 검출 회로(10)는, 상기 경로(1)를 통한 입력 데이터(yn)들을 2.0과 곱셈하는 곱셈기(51)와; 상기 곱셈기(51)의 출력과 이전 차이 평가량(DJn-1)을 가산하여 상기 조건 검색 회로(20)에 인가하는 가산기(A1)와; 상기 곱셈기(51)의 출력에 -3.0을 가산하는 가산기(A2)와; 상기 곱셈기(51)의 출력에 -1.0을 가산하는 가산기(A3)와; 이전 차이 평가량(DJn-1)에 대한 사인 비트를 변환시키는 사인 비트 변환기(52)와; 상기 조건 검색 회로(20)의 바이너리 신호에 따라 멀티플렉서(53)는 가산기(A2, A3)및 사인 비트 변환기(52)의 출력을 선택하여 출력하는 멀티플렉서(53)와; 상기 멀티플렉서(53) 출력의 사인 비트를 검출하여 상기 경로(9)로 출력하는 사인 비트 검출기(55)와; 상기 멀티플렉서(53)의 출력을 지연시키므로써 상기 이전 차이 평가량((DJn-1)으로 출력하는 D 플립플롭(DFF 54)를 구비하는 디지탈 광 기록/재생 시스템용 비터비 디코더.2. The apparatus according to claim 1, wherein said evaluation amount detecting circuit (10) comprises: a multiplier (51) for multiplying input data (y n ) through said path (1) by 2.0; An adder A1 for adding the output of the multiplier 51 and the previous difference evaluation amount DJ n-1 to apply to the condition search circuit 20; An adder (A2) for adding -3.0 to the output of the multiplier (51); An adder (A3) for adding -1.0 to the output of the multiplier (51); A sinusoidal bit converter 52 for converting the sinusoidal bits for the previous difference evaluation amount DJ n-1 ; The multiplexer 53 selects and outputs the outputs of the adders A2 and A3 and the sine bit converter 52 according to the binary signal of the condition retrieval circuit 20; A sinusoidal bit detector (55) which detects a sinusoidal bit of the multiplexer (53) output and outputs it to the path (9); And a D flip-flop (DFF 54) outputting the previous difference evaluation amount (DJ n-1 ) by delaying the output of the multiplexer (53). 제1항에 있어서, 상기 경로 메모리및 시프트 레지스터 회로(30)는, 2 개의 바이너리 비트들중 최하위 비트들을 입력하는 D플립플롭(D11), (Dn1)과, 2 개의 바이너리 비트들중 최상위 비트를 입력하는 D플립플롭(D12), (Dn2)과, 상기 D플립플롭(D11, D12), (Dn1, Dn2))과 단자(0,1)를 통하여 연결되는 멀티플렉서(M11), (Mn1), (M12), (Mn2)를 구비하며, 상기 멀티플렉서(M11, M12), (Mn1, Mn2)들은 상기 경로(3)의 값이 1일 때에 단자(1)의 값을, 경로(3)의 값이 0 일 때에는 상기 단자(0)의 값을 출력하는 다수개의 패스 메모리(C1-Cn)이 직렬로 연결되며, 상기 패스 메모리(C1)은 상기 경로(3)와 연결되어 있는 다수개의 패스 메모리(C1-Cn)들과; 상기 최종 패스 메모리(Cn)과 연결되며, 상기 경로(9)를 통한 상기 사인 비트에 따라 상기 최종 패스 메모리(Cn)내 멀티플렉서(Mn1, Mn2)의 출력을 선택하여 경로(8)로 출력하는 멀티플렉서(M100)를 구비하는 디지탈 광 기록 재생/재생 시스템용 비터비 디코더.2. The path memory and shift register circuit 30 further comprises: D flip-flops D11 and Dn1 for inputting the least significant bits of the two binary bits, and the most significant bit of the two binary bits. Multiplexers (M11), (Mn1), which are connected to the input D-flop (D12), (Dn2), the D-flop flops (D11, D12, (Dn1, Dn2)) and the terminals (0, 1) (M12) and (Mn2), and the multiplexers (M11, M12) and (Mn1, Mn2) receive the value of the terminal (1) when the value of the path (3) is 1, and the value of the path (3). When 0, a plurality of pass memories C1-Cn for outputting the value of the terminal 0 are connected in series, and the pass memory C1 is a plurality of pass memories (connected with the path 3). C1-Cn); A multiplexer connected to the final pass memory Cn and selecting an output of the multiplexers Mn1 and Mn2 in the final pass memory Cn according to the sine bit through the path 9 to output to the path 8. A Viterbi decoder for digital optical recording reproducing / reproducing system having M100. 제3항에 있어서, 상기 멀티플렉서(M100)는, 상기 패스 메모리(C1-Cn)가 짝수개 형성되면, 상기 멀티플렉서(Mn1)의 출력을 단자(1)로 멀티플렉서(Mn2)의 출력을 단자(0)로 입력하며; 상기 패스 메모리(C1-Cn)가 홀수개 형성되면, 상기 멀티플렉서(Mn1)의 출력을 단자(0)로 멀티플렉서(Mn2)의 출력을 단자(1)로 입력하는 디지탈 광 기록/재생 시스템용 비터비 디코더.4. The multiplexer M100 further comprises outputting the output of the multiplexer Mn2 to the terminal 1 when the even number of pass memories C1 to Cn are formed. ); When an odd number of the pass memories C1-Cn are formed, a Viterbi for a digital optical recording / reproducing system for inputting the output of the multiplexer Mn1 to the terminal 0 and the output of the multiplexer Mn2 to the terminal 1. Decoder.
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