KR100296788B1 - Folding Viterbi Detector - Google Patents

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Abstract

본 발명은 비터비 검출기에 관한 것으로, 특히 디스크 드라이브에 사용되는 비터비 검출기의 복잡한 구조를 단순화시켜 필요한 회로 수를 줄인 폴딩 비터비 검출기에 관한 것이다. 폴딩 비터비 검출기는 트렐리스 코드를 이용한 여러 신호방식에 적용될 수 있어 디스크 드라이브외에 유·무선 통신과 광통신 등에 적용될 수 있다.The present invention relates to a Viterbi detector, and more particularly to a folding Viterbi detector, which reduces the number of circuits required by simplifying the complex structure of the Viterbi detector used in a disk drive. The folding Viterbi detector can be applied to various signaling methods using trellis codes, and can be applied to wired / wireless communication and optical communication in addition to disk drives.

폴딩 비터비 검출기는 GVA(Generalized Viterbi Algorithm)을 바탕으로 하며, 가산·비교·선택(ACS) 회로의 구조를 간소화 하기 위해, 상태천이도 또는 트렐리스가 대칭적인 구조를 가진 점을 이용해 반으로 접은 형태의 상태천이도를 사용한다. 이렇게 반으로 접은 형태의 상태천이도에서 샘플 비교값들이 서로 부호가 반대인 것끼리 묶이기 때문에 두 개의 가산기가 하나의 가감산기로 대체될 수 있게 된다. 폴딩 비터비 검출기는 GVA(Generalized Viterbi Algorithm)를 개선하여 더 적은 수의 가산기를 이용하게 된다.The folding Viterbi detector is based on the Generalized Viterbi Algorithm (GVA), and is folded in half using a point where the state transition diagram or trellis has a symmetrical structure to simplify the structure of the addition, comparison, and selection (ACS) circuit. Use state transition diagrams. In this half-fold state transition diagram, the sample comparison values are tied to opposite signs, so that two adders can be replaced by one adder and subtractor. Folding Viterbi detectors improve the Generalized Viterbi Algorithm (GVA) to use fewer adders.

Description

폴딩 비터비 검출기(Folding Viterbi Detector)Folding Viterbi Detector

본 발명은 비터비 검출기에 관한 것으로, 특히 디스크 드라이브에 사용됨과 아울러 구조를 간소화 하기에 적합한 EPRML(extended partial response maxium likelihood) 비터비 검출기에 관한 것이다.TECHNICAL FIELD The present invention relates to a Viterbi detector, and more particularly, to an extended partial response maxium likelihood (EPRML) Viterbi detector suitable for use in a disk drive and for simplifying a structure.

일반적으로 통신 채널과 디스크 드라이브 채널에서 트렐리스 코드를 많이 사용하며, 이러한 트렐리스 코드를 검출하기 위해 도1에 도시된 바와 같이 가산·비교·선택(Add·Compare·Select; 이하 "ACS"라 함) 회로와 패스 메모리 (Path Memory) 회로로 이루어진 비터비 검출기가 사용된다. 여러 상태를 가진 트렐리스의 경우 비터비 검출기의 회로가 복잡해지기 때문에 이를 줄일 수 있는 방법이 필요하다. 그래서 두 개 또는 네 개의 상태를 하나로 줄여 패스 메모리 등을 줄일 수 있는 GVA(Generalized Viterbi Algorithm)가 비터비 검출기에 이용되고 있다. 이 GVA 방법은 트렐리스의 모든 상태가 항상 중요하지 않는 점을 이용해 일부 상태의 확률거리만을 보존하는 방법이다. L개의 상태로 묶고 그 중 S개의 경로를 추적하는 경우 흔히 (L,S)-GVA로 표시한다.In general, a trellis code is widely used in a communication channel and a disk drive channel. In order to detect the trellis code, as shown in FIG. 1, Add, Compare, Select (hereinafter, "ACS") is used. A Viterbi detector consisting of a circuit and a path memory circuit is used. In multi-state trellis, the Viterbi detector's circuitry becomes more complex, so we need a way to reduce it. Therefore, a generalized Viterbi Algorithm (GVA) can be used for Viterbi detectors, which can reduce two or four states to one to reduce pass memory. This GVA method preserves only the probability distance of some states by taking advantage that all states of the trellis are not always important. Grouping into L states and tracking S routes among them is often denoted as (L, S) -GVA.

도 2a과 도 2b에 EPRML 시스템에서 사용하는 상태천이도와, 이를 세로로 펼친 트렐리스를 나타내었다. EPRML 시스템은 8상태 2진 트렐리스를 이용해 부호간 간섭현상이 있는 EPR4 신호를 검출한다. EPRML에 GVA 방법을 적용한 EPRML (L=4,S)-GVA의 트렐리스를 도 3에 나타내었다. (L=4,S)-GVA에서는 서로 비슷한 두 상태들끼리 묶어 EPRML 비터비 검출기를 구성하여 4상태 2진 트렐리스를 이용한다. 예를 들어 x11 상태의 경우 111 상태 또는 011 상태중 하나의 확률거리만 보존한다. 그래서 확률거리를 저장하는 레지스터와 패스 메모리를 줄일 수 있다.2A and 2B illustrate state transition diagrams used in an EPRML system and trellis vertically unfolded. The EPRML system uses an 8-state binary trellis to detect EPR4 signals with inter-symbol interference. The trellis of EPRML (L = 4, S) -GVA applying the GVA method to EPRML is shown in FIG. 3. In (L = 4, S) -GVA, two similar states are combined to form an EPRML Viterbi detector to use a four-state binary trellis. For example, in case of x11 state, only the probability distance of one of 111 state or 011 state is preserved. This reduces the number of registers and pass memories that store probability distances.

(L=4,S)-GVA 방법은 가장 이전 상태값 x에 따라 누적시켜야할 확률거리를 선택하여, 확률거리를 계산하고 비교·선택하게 된다.The (L = 4, S) -GVA method selects probability distances to be accumulated according to the previous state value x, calculates, compares and selects probability distances.

본 발명의 목적은 GVA 방법보다 더 적은 수의 회로를 이용하여 회로 구조를 간소화 하기에 적합한 비터비 검출기를 제공함에 있다.It is an object of the present invention to provide a Viterbi detector suitable for simplifying the circuit structure using fewer circuits than the GVA method.

본 발명의 다른 목적은 가산·비교·선택을 위해 필요한 가산기를 감소시켜 칩 면적을 줄이기에 적합한 비터비 검출기를 제공함에 있다.Another object of the present invention is to provide a Viterbi detector suitable for reducing chip area by reducing the adder necessary for addition, comparison and selection.

도1은 비터비 검출기의 기본구조를 보여주기 위한 블럭도이다.1 is a block diagram showing the basic structure of a Viterbi detector.

도2(a)는 EPRML 시스템에서의 상태 천이도를 보여주기 위한 그림이다.Figure 2 (a) is a diagram for showing a state transition diagram in the EPRML system.

도2(b)는 EPRML 시스템의 8상태 2진 트렐리스를 보여주기 위한 그림이다.Figure 2 (b) is a diagram showing the eight-state binary trellis of the EPRML system.

도3은 GVA를 적용한 경우의 4상태 2진 트렐리스를 보여주기 위한 그림이다.Figure 3 is a diagram showing the four-state binary trellis when GVA is applied.

도4는 본 발명에 따른 폴딩 비터비 검출기의 4상태 2진 트렐리스를 보여주기 위한 그림이다.4 is a diagram showing a four-state binary trellis of a folding Viterbi detector according to the present invention.

도5(a)는 본 발명에 의해 상태가 111/000, 100/011에서 111/000, 110/001으로 천이하는 트렐리스에서 확률거리를 계산하는 ACS의 구조를 보여주기 위한 블럭도이다.Fig. 5 (a) is a block diagram showing the structure of the ACS for calculating the probability distance in the trellis whose state transitions from 111/000, 100/011 to 111/000, 110/001 according to the present invention.

도5(b)는 본 발명에 의해 상태가 110/001, 101/010에서 100/011, 101/010으로 천이하는 트렐리스에서 확률거리를 계산하는 ACS의 구조를 보여주기 위한 블럭도이다.FIG. 5B is a block diagram showing the structure of an ACS for calculating a probability distance in a trellis whose state transitions from 110/001, 101/010 to 100/011, 101/010.

도6은 상태값을 저장하는 패스 메모리 회로 구조를 보여주기 위한 블럭도이다.Fig. 6 is a block diagram showing a pass memory circuit structure for storing state values.

도7은 GVA의 ACS 회로의 일부 구조를 보여주기 위한 블럭도이다.7 is a block diagram showing a part of the structure of the ACS circuit of the GVA.

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 비터비 검출기는 GVA 방법을 수정·적용하였으며, 상태 수를 반으로 줄일 때 서로 반대되는 상태끼리 묶어 확률거리가 서로 부호가 반대인 것끼리 묶이도록 했다.In order to achieve the above object, the Viterbi detector according to the present invention has modified and applied the GVA method, and when the number of states is reduced in half, the states that are opposite to each other are bundled so that the probability distances are opposite to each other. did.

상기 목적들 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면을 참조한 발명의 상세한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the detailed description of the invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예를 첨부한 도4 내지 도7을 참조하여 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 4 to 7.

도 4 는 본 발명의 실시 예에 따른 폴딩 비터비 검출기에서 사용한 EPRML 트렐리스를 도시한다. 도 4의 트렐리스는 GVA 방법과 같이 4상태 2진 트렐리스이다. GVA 방법에서는 서로 비슷한 상태끼리 묶은 반면, 본 발명의 실시 예에 따른 폴딩 비터비 검출기에서는 서로 반대되는 상태값끼리 묶은 것을 알 수 있다. 이로써 확률거리가 서로 부호가 반대인 것끼리 묶이게 되므로, GVA에서 필요했던 두 개의 가산기를 본 발명의 실시 예에 따른 폴딩 비터비 검출기에서는 하나의 가감산기로 대체 되게 된다. 각각의 경로에서 확률거리를 누적시키기 위해 필요했던 가산기가 가감산기로 대체됨으로써, EPRML 비터비 검출기에서 가산기의 수가 감소되게 된다.4 illustrates an EPRML trellis used in a folding Viterbi detector according to an embodiment of the present invention. The trellis of FIG. 4 is a tetrastate binary trellis as in the GVA method. In the GVA method, similar states are tied to each other, whereas in a folding Viterbi detector according to an embodiment of the present invention, it can be seen that opposite state values are tied to each other. As a result, since the probability distances are tied to opposite signs, the two adders used in the GVA are replaced with one adder in the folding Viterbi detector according to the embodiment of the present invention. The adder that was needed to accumulate the probability distances in each path is replaced by the adder and subtractor, thereby reducing the number of adders in the EPRML Viterbi detector.

본 발명에 대해 상세한 설명을 하면 다음과 같다. 도 2b와 같은 트렐리스에서 111 상태와 000 상태, 100 상태와 011 상태, 110 상태와 001 상태, 101 상태와 010 상태가 묶여지면, 도 4와 같은 트렐리스가 되게 된다. 여기서 두 상태를 구분하기 위해 1비트 정보의 βi 로 가정하자. 예를 들어, 111/000 상태에서 β710 가 1인 경우 111 상태를, 0인 경우 000 상태로 판단하게 된다. 또 샘플 비교값이 -1/1인 경우 βi 가 1과 0일 때 각각 -1과 1을 이용한다. 확률거리는 입력값과 샘플 비교값의 차이에 제곱을 한 값을 이전 확률거리에 더한 값과 다른 경로에서 확장된 확률거리와 비교해 더 가능성있는 경로의 확률거리를 선택하게 된다. 누적시킬 확률거리도 샘플비교값과 같이 βi 에 따라 달라지게 된다. 예를 들어 샘플 비교값이 -1/1인 경우 입력값이 yk 라면 누적시킬 확률거리는 -2yk+1 / 2yk+1 이다. 여기서, βi 가 1인 경우 -2yk+1 , 0인 경우 2yk+1 를 누적시킨다. 이 값이 서로 부호가 반대이므로 βi 가 1일 경우 감산, 0일 경우 가산을 하면 확률거리를 계산할 수 있다. 이와같이 가산과 감산이 동시에 이루어지지 않고 어느 한 연산만을 수행하기 때문에 가감산기를 이용하면 별도로 있어야할 가산기를 줄일 수 있다. 그리고 트렐리스에서 실선으로 표시한 경로는 βi 가 바뀌지 않고, 점선으로 표시한 경로는 βi 가 반전되서 확장된다.Detailed description of the present invention is as follows. In the trellis as shown in FIG. 2B, when the 111 states, 000 states, 100 states, 011 states, 110 states, 001 states, 101 states, and 010 states are combined, the trellis shown in FIG. Where one bit of information is used to distinguish the two states. β i Let's assume. For example, in the 111/000 state β 710 If 1 is 1, the state 111 is determined, and if 0, 000 is determined. If the sample comparison value is -1/1 β i When is 1 and 0, -1 and 1 are used respectively. The probability distance selects the probability distance of the more probable path by comparing the squared difference between the input value and the sample comparison value to the previous probability distance and the probability distance extended on the other path. The probability distance to accumulate is like the sample comparison β i Will depend on. For example, if the sample comparison is -1/1, then the input y k The chance to accumulate ramen is -2y k +1 Of 2y k +1 to be. here, β i Is 1 -2y k +1 , If 0 2y k +1 Accumulate. Since these values are opposite signs of each other β i If 1 is subtracted, if 0 is added, the probability distance can be calculated. As such, since addition and subtraction are not performed at the same time, only one operation is performed. And the path shown by the solid lines in the trellis β i Does not change, and the path indicated by the dotted line is β i Is reversed and expanded.

도 4를 이용하여 폴딩 비터비 검출기를 구현한 블럭도를 도 5와 도 6에 나타내었다. 폴딩 비터비 검출기의 EPRML 트렐리스가 두 개의 나비모양의 트렐리스로 나눌 수 있기 때문에 폴딩 비터비 검출기의 ACS 회로는 도 5a와 도 5b와 같이 두 회로로 분리되게 된다. 111/000, 100/011 상태에서 111/000, 110/001 상태로 확장되는 나비모양의 트렐리스를 구현한 블럭도를 도 5a에 나타내었고, 110/001, 010/101 상태에서 100/011, 101/010 상태로 확장되는 나비모양의 트렐리스를 도 5b에 나타내었다. 입력 데이터로 6비트를 사용한 경우, 확률거리를 저장하는 데 6비트보다 훨씬 큰 비트 수가 필요하며 n비트로 표시하였다. 이들의 일부 출력신호가 각각 다른 회로의 입력으로 사용된다. 그리고 도 6에는 폴딩 비터비 검출기의 패스 메모리 회로의 블럭도를 도시하였으며, 흔히 사용하는 확장방법을 이용하였다.A block diagram of a folding Viterbi detector using FIG. 4 is shown in FIGS. 5 and 6. Since the EPRML trellis of the folding Viterbi detector can be divided into two butterfly trellis, the ACS circuit of the folding Viterbi detector is divided into two circuits as shown in FIGS. 5A and 5B. A block diagram of a butterfly-shaped trellis extending from 111/000 and 100/011 states to 111/000 and 110/001 states is shown in FIG. 5A and 100/011 in 110/001 and 010/101 states. , A butterfly-shaped trellis that expands to the 101/010 state is shown in FIG. 5B. When 6 bits are used as input data, the number of bits much larger than 6 bits is required to store the probability distance, which is expressed as n bits. Some of these output signals are used as inputs to different circuits. 6 illustrates a block diagram of a pass memory circuit of a folding Viterbi detector, and a commonly used extension method is used.

서로 부호가 다른 샘플 비교값끼리 묶인 것이 다섯 개의 경로에 있으므로 도 5에 나타낸 것과 같이 비터비 검출기의 ACS 회로에는 다섯 개의 가감산기와 다섯 개의 증감기가 필요하다. GVA 방법과 폴딩 비터비 검출기의 ACS 회로에 필요한 회로 수 비교를 표 1에 나타내었다. 표 1은 GVA 검출기에 가산기만을 사용하고, 폴딩 비터비 검출기에 가감산기만을 사용한 것이다. 참고적으로 도 7에 EPRML GVA 검출기의 ACS 회로를 구현한 예를 나타내었다.Since the sample paths having different signs are bound to each other in five paths, five adders and five adders are required for the ACS circuit of the Viterbi detector as shown in FIG. 5. Table 1 shows a comparison of the number of circuits required for the ACS circuit of the GVA method and the folding Viterbi detector. Table 1 uses only adders for the GVA detector and only adders for the folding Viterbi detector. For reference, FIG. 7 shows an example of implementing an ACS circuit of the EPRML GVA detector.

주요 ACS 회로Main ACS circuit GVA 검출기GVA detector 폴딩 비터비 검출기Folding Viterbi Detector n비트 가산기(가감산기)n-bit adder (adder / subtracter) 88 55 (n-5)비트 증분기(증감기)(n-5) bit incrementer 1010 55 n비트 절환기n-bit switcher 1212 44

상술한 바와 같이, 본 발명에 따른 폴딩 비터비 검출기에서는 상태값들이 서로 반대되는 것과 묶여 지므로 확률거리가 서로 부호가 반대인 것끼리 묶이게 된다. 이에 따라, 본 발명에 따른 폴딩 비터비 검출기에서는 ACS 회로에 사용되는 가산기의 수가 감소 되게 된다. 이 결과, 본 발명에 따른 폴딩 비터비 검출기에서는 구조가 간소화 됨과 아울러 칩 면적을 줄일 수 있게 된다.As described above, in the folding Viterbi detector according to the present invention, since the state values are tied to opposite one another, the probability distances are bound to each other having opposite signs. Accordingly, in the folding Viterbi detector according to the present invention, the number of adders used in the ACS circuit is reduced. As a result, the folding Viterbi detector according to the present invention can simplify the structure and reduce the chip area.

이상 설명한 내용을 통해 당업자 라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (1)

신호의 상태를 서로 부호가 반대인 확률거리 끼리 묶어 상기 확률거리를 산출하는 한쌍의 확률거리 연산수단들을 구비하고,A pair of probability distance calculating means for calculating the probability distance by tying probability states having opposite signs to each other, 상기 한쌍의 확률거리 연산수단들 각각이, 입력값과 샘플 비교값의 차이에 제곱을 한 값과 이전 확률거리와의 감산 및 가산을 선택적으로 수행하는 가감산기와, 상기 가감산기의 출력값과 다른 확률거리 산출수단으로부터의 확률거리를 비교하는 비교기와, 상기 비교기의 출력신호에 응답하여 상기 가감산기의 출력값과 다른 확률거리 산출수단으로부터의 확률거리 중 어느 하나를 선택하는 절환기를 가지는 것을 특징으로 하는 폴딩 비터비 검출기.Each of the pair of probability distance calculating means includes an adder and a subtractor for selectively performing subtraction and addition between a value obtained by squared a difference between an input value and a sample comparison value, and a previous probability distance; A comparator for comparing probability distances from a distance calculating means, and a switching unit for selecting any one of an output value of the adder and a probability distance from another probability distance calculating means in response to an output signal of the comparator; Viterbi detector.
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