Claims (1)
디지탈 오디오 테이프 시스템의 신호 레벨 측정 회로에 있어서, 데이타 입력단(DIO-DIN)을 통해 음성 신호를 받고 인에이블단(FK2)을 통해 입력되는 신호에 인에이블 되어 클럭단(FH6)을 통해 입력되는 클럭에 따라 N비트를 저장하는 FDRSN(1)와, 상기FDRSN(1)로 부터 출력되는 n비트 데이타로 부터 오버플로우를 감지하는 오보플로우 검출회로(6)와, 상기 오버플로우 검출회로(6)의 최상위비트 (MSB)를 세팅하는 제1최상위비트 세팅회로(6)와 상기 FDRSN(1)로 부터 출력되는 최상위 비트를 세팅하는 최상위 비트 홀딩회로(70)와, 상기 FDRSN(1)로 부터 출력되는 최상위비트 직렬 출력에 따라 상기 최상위 비트 홀딩회로(7)의 출력 n번째값을 절대치로 변환하는 절대치 변환회로(8)와, 상기 최상위 비트 홀딩회로(7)의 출력과 상기 FDRSN(1)의 출력값[DO(N-1)-DO(N-M-K)]비교하는 제1-n비교기(9-11)와, 상기 절대치 변환회로(8)의 출력과 제1-n비교기 (9-10)의 출력에 의해 대시벨 레벨 데이타를 발생하는 레벨메타 발생부(2)와, 상기 레벨메탈 발생부(20)의 출력 데이타를 버퍼링하는 버퍼(13)와, 상기 M비트 비교기(3)의 출력값을 데이타와 대체되는 펄스를 발생하는 펄스발생기(4)와, 상기 제1최상위 비트 세트회로(12)의 출력에 따라 세팅되어 레벨메타 클럭단(LVCK)의 입력 크럭에 따라 레벨 데이타 값을 출력하는 레벨 데이타 출력회로(5)로 구성됨을 특징으로 하는 레벨메타 데이타 처리회로.In the signal level measurement circuit of a digital audio tape system, a clock is received through a data input terminal (DIO-DIN), a signal input through an enable terminal (FK2), and enabled through a clock stage (FH6). FDRSN (1) for storing N bits, an overflow detection circuit (6) for detecting overflow from the n-bit data output from the FDRSN (1), and the overflow detection circuit (6) A first most significant bit setting circuit 6 for setting a most significant bit MSB, a most significant bit holding circuit 70 for setting the most significant bit output from the FDRSN 1, and an output from the FDRSN 1; An absolute value converting circuit 8 for converting the output nth value of the most significant bit holding circuit 7 to an absolute value according to the most significant bit serial output, an output value of the most significant bit holding circuit 7, and an output value of the FDRSN 1. [DO (N-1) -DO (NMK)] Comparing 1-n Ratio A level meta generator 2 for generating dashed level data by the group 9-11, the output of the absolute value converting circuit 8 and the output of the first-n comparator 9-10, and the level. A buffer 13 for buffering the output data of the metal generator 20, a pulse generator 4 for generating a pulse which replaces the output value of the M-bit comparator 3 with data, and the first highest bit set circuit. And a level data output circuit (5) which is set in accordance with the output of (12) and outputs a level data value in accordance with the input clock of the level meter clock stage LVCK.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.