Claims (8)
반도체기판 상부에 하부절연층과 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막 상부에 제2절연막을 형성하는 공정과, 상기 제2절연막 상부에 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 이용하여 상기 제2절연막을 식각하는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 상기 제2절연막 측벽에 제1도전층 스페이서를 형성하는 공정과, 상기제2절연막을 제거하는 공정과, 상기 제1도전층 스페이서와 제1절연막을 마스크로 하여 상기 하부절연층을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 상기 반도체기판에 접속되는 제2도전층을 형성하는 공정과, 상기 제2도전층 상부에 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로하여 상기 제2도전층을 식각하는 공정과, 상기 제2도전층과 제2감광막패턴 측벽에 제3도전층 스페이서를 형성하는 공정과, 상기 제2감광막패턴을 제거함으로써 표면적이 증가된 저장전극을 형성하는 반도체소자의 캐패시터 제조방법.Sequentially forming a lower insulating layer and a first insulating film on the semiconductor substrate, forming a second insulating film on the first insulating film, forming a first photoresist film pattern on the second insulating film, Etching the second insulating layer using the first photoresist pattern, removing the first photoresist pattern, forming a first conductive layer spacer on the sidewall of the second insulating layer, and forming the second insulating layer Forming a contact hole by etching the lower insulating layer using the first conductive layer spacer and the first insulating layer as a mask, and a second conductive layer connected to the semiconductor substrate through the contact hole. Forming a second photosensitive film pattern on the second conductive layer, etching the second conductive layer using the second photosensitive film pattern as a mask, and forming the second conductive layer and the second conductive layer 2 dimming The step of forming the third conductive layer patterns on the side wall spacer and the capacitor manufacturing method of the semiconductor device which forms the second of the surface area by removing the second photosensitive film pattern increases storage electrode.
제1항에 있어서, 상기 제1절연막은 상기 제2절연막과 일정한 식각선택비 차이를 갖는 물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the first insulating layer is formed of a material having a predetermined difference in etching selectivity from the second insulating layer.
제1항에 있어서, 상기 예정된 부분은 불순물 확산영역인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the predetermined portion is an impurity diffusion region.
제1항에 있어서, 상기 제1,2,3도전층은 다결정실리콘막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the first, second and third conductive layers are formed of a polycrystalline silicon film.
제1항에 있어서, 상기 제1감광막패턴은 콘택마스크보다 크게 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the first photoresist pattern is larger than a contact mask.
제1항에 있어서, 상기 콘택홀은 상기 제1도전층 스페이서의 두께로서 조절되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the contact hole is adjusted as a thickness of the first conductive layer spacer.
제1항에 있어서, 상기 제2감광막패턴은 저장전극마스크를 이용한 식각공정으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the second photoresist pattern is formed by an etching process using a storage electrode mask.
제1항에 있어서, 상기 제2절연막 제거공정은 상기 제1도전층 스페이서 및 제1절연막과의 식각선택비 차이를 이용한 습식방법으로 제거되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the removing of the second insulating layer is performed by a wet method using a difference in etching selectivity between the first conductive layer spacer and the first insulating layer.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.