KR960014470B1 - Method of manufacturing a eprom - Google Patents
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Abstract
Description
제1도 종래 EPROM셀의 평면 배치도.1 is a plan view of a conventional EPROM cell.
제2도(a)∼(f)는 종래 EPROM셀의 제조공정을 나타내는 단면도.2 (a) to 2 (f) are sectional views showing the manufacturing process of a conventional EPROM cell.
제3도는 본 발명에 EPROM셀의 평면 배치도.3 is a plan view of the EPROM cell according to the present invention.
제4도(a)∼(g)는 본 발명의 EPROM셀 제조공정도.4 (a) to (g) are EPROM cell manufacturing process diagrams of the present invention.
제5도는 종래의 셀 크기와 본 발명에 의해 제조된 셀 크기의 비교도.5 is a comparison of conventional cell sizes with cell sizes produced by the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 필드 산화막 11 : 제1게이트 산화막10: field oxide film 11: first gate oxide film
12 : 제1폴리 실리콘층 13 : 제1CVD 산화물층12: first polysilicon layer 13: first CVD oxide layer
14 : 제2게이트 산화막 15 : 제2폴리 실리콘층14 second gate oxide film 15 second polysilicon layer
16 : 제2CVD 산화물층16: second CVD oxide layer
본 발명은 이피롬(EPROM)에 관한 것으로, 특히 메모리 셀 크기의 축소에 적합하도록 한 EPROM의 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to EPROM, and more particularly to a method of manufacturing an EPROM adapted to reduce the size of a memory cell.
일반적으로 EPROM은 플로팅 게이트를 갖는 메모리 셀 부분과 주변 회로부로 구성되어 있으며, 메모리 소자의 고집적화 추세에 따라 셀의 크기를 축소시키면서 이들 2개 부분을 동시에 제조하는 공정 및 레이아웃 설계가 관심이 초점이 되고 있다.In general, the EPROM is composed of a memory cell portion having a floating gate and a peripheral circuit portion, and a process and layout design for simultaneously manufacturing these two portions while reducing the size of the cell in accordance with the trend of high integration of the memory device becomes a focus. have.
종래 EPROM셀의 평면 패턴은 제1도에 도식적으로 나타낸 바와 같이, 반도체 기판위에 소자 분리용 필드산화막 형성 영역(1)과 이 필드 산화막 영역(1) 사이의 소자 활성영역에 형성될 플로팅 게이트용 제1폴리실리콘층 형성영역(2)과, 소자 활성영역에서 게이트 전극을 형성하기 위한 제2폴리실리콘층 증차영역(3), 그리고 게이트 전극 접촉부(4)로 이루어진다. 여기서 빗금친 부분(D)는 상기 필드산화막 형성영역(1)위로 상기 제1폴리 실리콘층(2)의 증착 후 제거될 부분을 나타낸다.As shown in FIG. 1, the planar pattern of a conventional EPROM cell is a floating gate agent to be formed in an element active region between a field oxide film formation region 1 for element isolation and a field oxide layer region 1 on a semiconductor substrate. A polysilicon layer forming region 2, a second polysilicon layer increasing region 3 for forming a gate electrode in the element active region, and a gate electrode contacting portion 4; The hatched portion D indicates a portion to be removed after deposition of the first polysilicon layer 2 on the field oxide film forming region 1.
이와 같은 EPROM의 제조방법을 제2도(a)∼(f)의 공정 단면도를 참고하여 설명하면, 먼저 (a)도와 같이 반도체 기판에 필드 산화막(1)으로 셀과 주변회로가 형성될 활성영역과 분리영역을 형성한 후 (b)도에서와 같이 산화막(8) 및 제1폴리실리콘층(2,2')을 증착 및 사진 식각공정을 거쳐 소정부위에 형성시킨다.The method of manufacturing such an EPROM will be described with reference to the process cross-sectional views of FIGS. 2A through 2F. First, as shown in FIG. 1A, an active region in which a cell and a peripheral circuit are to be formed of a field oxide film 1 on a semiconductor substrate is formed. After the isolation region is formed, the oxide film 8 and the first polysilicon layer 2, 2 'are formed on the predetermined portion through the deposition and photolithography process as shown in (b).
여기서 주변회로부에 형성된 제1폴리실리콘층(2')은 워드라인 게이트로 정의되며, 메모리 셀 부분의 제1폴리실리콘층(2)은 플로팅 게이트로써 활성영역을 커버하여 나중의 제2폴리실리콘층 에칭과정에서 자기 정합이 될 수 있도록 패터닝된다.Here, the first polysilicon layer 2 ′ formed in the peripheral circuit portion is defined as a word line gate, and the first polysilicon layer 2 of the memory cell portion covers the active region with a floating gate, thereby forming a second second polysilicon layer. Patterned to be self-aligned during the etching process.
이후 다시 층(2)을 산화시켜 게이트 산하막(7)을 형성한다.Thereafter, the layer 2 is oxidized again to form the gate underlayer 7.
그위에 (C)도와 같이 제2폴리실리콘층(3)을 증착하고 CVD법에 의해 산화물층(9)을 그 위에 증착한 다음 메모리 셀 부분의 제2폴리실리콘층(3)을 게이트 전극으로 만들기 위해 산화물층(9)위에 포토레지스트층(6)을 사진현상 작업으로 형성한다.A second polysilicon layer 3 is deposited thereon as shown in (C), an oxide layer 9 is deposited thereon by CVD, and then the second polysilicon layer 3 of the memory cell portion is formed as a gate electrode. The photoresist layer 6 is formed on the oxide layer 9 by photolithography.
따라서 (C)도의 공정에서 산화물층(9)와 제2폴리실리콘층(3)을 포토레지스트층(6)을 마스크로 하여 에칭하면 (d)도에서와 같이 주변회로부의 제2폴리층은 모두 식각되어 제1폴리층(2')만이 남게 되고 메모리 셀 부분의 제2폴리층은 포토레지스트(6)에 의해 한정된 부분만이 남고 식각된다.Therefore, when the oxide layer 9 and the second polysilicon layer 3 are etched using the photoresist layer 6 as a mask in the step of (C), as shown in (d), all of the second poly layer of the peripheral circuit portion Etching leaves only the first poly layer 2 'and the second poly layer of the memory cell portion is etched leaving only the portion defined by the photoresist 6.
이때의 에칭 방지층은 제1폴리층(2,2')과 제2폴리층(3) 사이의 게이트 산화막(7)과 필드 산화막(1)이다.The etching prevention layer at this time is the gate oxide film 7 and the field oxide film 1 between the first poly layer 2, 2 'and the second poly layer 3.
이후 (e)도에서 주변회로부를 보호피막(6')으로 완전히 가리고 게이트 산화막(7)을 에칭한 다음 남아있는 산화물층(9)을 마스크로 하여 메모리 셀 부분의 제1폴리층(2)에 대한 사진 식각공정을 수행한다.Subsequently, in (e), the peripheral circuit part is completely covered by the protective film 6 ', the gate oxide film 7 is etched, and then the remaining oxide layer 9 is used as a mask to the first poly layer 2 of the memory cell portion. Perform a photolithography process.
최종으로, (f)도와 같이 메모리 셀부분에서 플로팅 게이트 및 제어 게이트로되는 제1폴리층(2) 및 제2폴리층(3)을 완성하게 된다.Finally, as shown in (f), the first poly layer 2 and the second poly layer 3 serving as the floating gate and the control gate in the memory cell portion are completed.
상기와 같은 종래 EPROM 제조방법은 전술한 제1도(C)의 공정단계에서 제2폴리실리콘층(3)의 에칭시 주변회로 부분에서 제1폴리실리콘층(2')위에 제2폴리실리콘층(3)두께가 두꺼워서 제1폴리실리콘층(2')측벽에 제2폴리실리콘층의 잔여물이 남을 우려가 있으며 이를 방지하기 위해서는 까다롭고 세심한 처리공정이 요구된다.As described above, the conventional EPROM manufacturing method includes a second polysilicon layer on the first polysilicon layer 2 'in the peripheral circuit portion during the etching of the second polysilicon layer 3 in the process step of FIG. (3) The thickness of the second polysilicon layer may remain on the side wall of the first polysilicon layer 2 'due to its thickness, and a demanding and careful treatment process is required to prevent it.
또한, 위와 같은 제조방법에 의하면 마스크 레이아웃 설계에서 단위 셀 면적이 커지게 되는 단점이 있다(1, 2㎛의 선폭으로 할때 5.2㎛×5.8㎛).In addition, the manufacturing method as described above has a disadvantage in that the unit cell area becomes large in the mask layout design (5.2 μm × 5.8 μm when the line width of 1 and 2 μm is used).
본 발명은 상기와 같은 문제점을 해소하기 위해 메모리 셀과 주변회로부가 필드산화막으로 분리되어 있는 EPROM장치의 제조방법에 있어서, 소자 형성영역에 게이트 산화막을 형성한 후 이 산화막 위로 제1폴리실리콘층을 증착 및 사진 식각공정으로 소정의 위치에 형성시킨 다음 전체면에 걸쳐 CVD에 의한 산화물층을 적층시키는 단계와, 상기 적층된 산화물층을 에치백하여 메모리 셀 부분의 제1폴리실리콘층과 동일 레벨로 만드는 단계와, 상기 에치백 단계 후 통상의 제2폴리 실리콘층 형성공정을 수행하는 단계로 이루어진 EPROM의 제조 방법을 제공함으로써, 메모리 셀의 크기를 축소시키고 주변회로부에서 폴리 실리콘층에 대한 에칭시 공정의 신뢰성을 도모하고자 하는 것을 그 목적으로 한다.The present invention provides a method for manufacturing an EPROM device in which a memory cell and a peripheral circuit portion are separated into field oxide films in order to solve the above problems, and after forming a gate oxide film in an element formation region, a first polysilicon layer is formed on the oxide film. Forming at a predetermined position by deposition and photolithography and then depositing an oxide layer by CVD over the entire surface; and etching back the stacked oxide layer to the same level as the first polysilicon layer of the memory cell portion. By providing a manufacturing method of the EPROM consisting of the step of performing a normal second polysilicon layer forming process after the etch back step, thereby reducing the size of the memory cell and the process of etching the polysilicon layer in the peripheral circuit portion The aim is to promote the reliability of
이하 첨부된 도면에 따라 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 따른 EPROM셀의 평면 패턴을 나타낸 것이다.3 shows a planar pattern of an EPROM cell according to the invention.
이 도면에서, 단위 셀간의 소자 분리용 필드 산화막 형성영역(10)의 연장길이가 제1폴리실리콘층 제거영역(D)의 가로길이에 맞추어 축소되어 있는 점을 제외하면 제1도 종래예의 패턴 구조와 기본적으로 동일하다.In this figure, except that the extension length of the field oxide film formation region 10 for element isolation between unit cells is reduced to the horizontal length of the first polysilicon layer removal region D, the pattern structure of the prior art of FIG. Is basically the same as
도면에서, 12는 소자 활성영역에서의 플로팅 게이트용 제1폴리실리콘층 형성영역이고, 15는 게이트 전극 형성용 제2폴리실리콘층 형성영역, 그리고 40은 게이트 전극 접촉부를 나타낸다.In the drawing, 12 is a first polysilicon layer forming region for floating gates in the device active region, 15 is a second polysilicon layer forming region for forming gate electrodes, and 40 is a gate electrode contact portion.
제3도의 선 A-A, B-B 및 C-C를 따라 취한 셀의 각각의 단면과, 그 주변회로부의 단면도를 참고하여 본 발명에 따른 제조공정을 제4도(a)-(g)에 따라 단계적으로 설명하면 다음과 같다.Referring to Fig. 4 (a)-(g), the manufacturing process according to the present invention will be described step by step with reference to the respective cross sections of the cells taken along the lines AA, BB and CC of Fig. As follows.
제4도의 단계(a)에서, 종래와 같이 반도체 기판위에 필드산화막(10)에 의한 활성영역 및 분리영역을 형성한 후 활성영역에 제1게이트 산화막(11)을 형성시킨다.In step (a) of FIG. 4, the active region and the isolation region by the field oxide film 10 are formed on the semiconductor substrate as in the prior art, and then the first gate oxide film 11 is formed in the active region.
단계(b)에서, 게이트 산화막(11)위로 제1폴리실리콘층(12)을 증착 및 사진식각 공정으로 소정위치에 형성시킨다음 n채널 및 p채널 MOS트랜지스터의 소오스, 드레인 영역형성에 각각 필요한 이온 주입을 실시한다.In step (b), the first polysilicon layer 12 is formed on the gate oxide layer 11 at a predetermined position by deposition and photolithography, and then the ions necessary for forming the source and drain regions of the n-channel and p-channel MOS transistors, respectively. Carry out the injection.
따라서 주변 회로부의 MOS트랜지스터가 완성되고 셀 부분은 접지가 될 n+영역이 확산된다.Therefore, the MOS transistor of the peripheral circuit portion is completed and the n + region to be grounded is diffused in the cell portion.
그다음 단계(c)에서 CVD법에 의해 전체면에 걸쳐, 제1의 산화물층(13)을 증착한다.In step (c), the first oxide layer 13 is deposited over the entire surface by CVD.
여기서 층의 두께는 제1폴리실리콘층(12)의 최소 두께의 절반이상으로 하여 층을 평탕화 시킨다.The thickness of the layer is equal to or greater than half of the minimum thickness of the first polysilicon layer 12 to flatten the layer.
이후 단계(d)에서 산화물층(13)을 에치백하여 제1산화물층(13)을 셀 부분의 제1폴리실리콘층(12)과 동일 레벨로 만든다.In step (d), the oxide layer 13 is etched back to make the first oxide layer 13 at the same level as the first polysilicon layer 12 in the cell portion.
그후 단계(e)에서 종래에서와 같이 제2게이트산화막(14)을 그위에 형성하고, 제2폴리실리콘층(15)을 증착시킨 다음 CVD에 위한 제2산화물층(16)을 증착한다.Then in step (e) a second gate oxide film 14 is formed thereon as conventionally, the second polysilicon layer 15 is deposited and then the second oxide layer 16 is deposited for CVD.
그다음, 제2폴리실리콘층(15)에 대한 사진 식각공정을 거쳐 셀 부분의 제2폴리실리콘층((15)을 한정하고(단면 C-C), 주변회로부의 제2폴리실리콘층은 완전히 제거한다.Next, the second polysilicon layer 15 of the cell portion is defined (section C-C) through the photolithography process for the second polysilicon layer 15, and the second polysilicon layer of the peripheral circuit portion is completely removed.
그다음 단계(f)에서, 제2게이트 산화막(14)을 에칭하고 나서 제2폴리실리콘층(15)위에 제2산화물층(16)을 마스크로 하여 제1폴리 실리콘층(12)을 에칭시킨다.In the next step (f), the second gate oxide film 14 is etched, and then the first polysilicon layer 12 is etched on the second polysilicon layer 15 using the second oxide layer 16 as a mask.
최종으로, 단계(g)에서 셀 부분의 n+영역을 이온주입하여 확산시켜 MOS트랜지스터를 완성시키므로 EPROM셀 구조가 완성된다.Finally, in step (g), the n + region of the cell portion is ion implanted to diffuse the MOS transistor to complete the EPROM cell structure.
상기한 공정단계(c) 및 (d)에서, 메모리 셀 부의 접지측 제1폴리 실리콘층(12)의 에칭후 그 간격을 메꿀정도로 제1산화물층(13)을 CVD에 의해 증착하고나서 에치백하므로 제1폴리실리콘층(12)과의 단차를 없애 셀의 평탄화를 이룰 수 있는 효과가 있으며 상기 제1산화물층(13)의 증착 후 에칭시 주변회로부 측의 게이트 형성부분에 산화물층에 의한 측벽(Side Wall)이 형성되므로 나중에 주변회로부에서 제2폴리 실리콘층의 에칭이 손쉽게 되는 이점이 있다.In the above process steps (c) and (d), the first oxide layer 13 is deposited by CVD and then etched back to the extent that the gap after the etching of the ground-side first polysilicon layer 12 of the memory cell portion is filled. Therefore, the planarization of the cell can be achieved by eliminating the step with the first polysilicon layer 12. The sidewalls of the gate forming part on the side of the peripheral circuit part by the oxide layer during etching after deposition of the first oxide layer 13 are formed. Since a side wall is formed, the second polysilicon layer is easily etched later in the peripheral circuit part.
제5도에 나타낸 바와 같이, 본 발명의 방법에 따라 제조되는 셀의 크기는 단위 메모리 셀에서 연장된 필드산화물 분리영역의 길이가 축소되어 레이아수 설계상 4.4㎛×5.8㎛로 되고, 이는 종래 셀의 크기에 비해 가로길이가 현저히 축소되어 있음을 보여주고 있다.As shown in FIG. 5, the size of the cell fabricated in accordance with the method of the present invention is reduced by the length of the field oxide isolation region extending from the unit memory cell, resulting in 4.4 µm x 5.8 µm in the design of the layout. Compared with the size of, the width is markedly reduced.
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