KR960012707A - 다중 클럭신호 발생회로 - Google Patents

다중 클럭신호 발생회로 Download PDF

Info

Publication number
KR960012707A
KR960012707A KR1019940022129A KR19940022129A KR960012707A KR 960012707 A KR960012707 A KR 960012707A KR 1019940022129 A KR1019940022129 A KR 1019940022129A KR 19940022129 A KR19940022129 A KR 19940022129A KR 960012707 A KR960012707 A KR 960012707A
Authority
KR
South Korea
Prior art keywords
channel
ram
signal
output
phase
Prior art date
Application number
KR1019940022129A
Other languages
English (en)
Other versions
KR970008797B1 (en
Inventor
방대성
Original Assignee
문정환
금성일렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 금성일렉트론 주식회사 filed Critical 문정환
Priority to KR94022129A priority Critical patent/KR970008797B1/ko
Publication of KR960012707A publication Critical patent/KR960012707A/ko
Application granted granted Critical
Publication of KR970008797B1 publication Critical patent/KR970008797B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 다중 클럭신호 생성하는 기술에 관한 것으로, 원하는 주파수를 실시간처리로 구현하고, 전력소모를 줄이고 제조공정을 줄일 수 있도록 하기 위하여, 위상검출부(13)를 이용하여 프로그램어블 카운터 (11),(12)에서 출력되는 신호의 위상을 서로 비교해서 그 비표 결과에 따라 '로우' 또는 '하이'의 신호를 출력하고, 프로그램어블 상승/하강카은터(14)를 이용하여 초기상태에서는 상기 위상검출부(13)의 출력신호에 따라 상승 또는 하강카운트하고 이미 위상검출되었던 채널이 반복선택될때에는 램(16)에 저장된 해당 채널의 록킹데이타를 출력하며, 파워가 온된 후 채널선택이 계속 변경되는 경우 일단 선택된 채널의 번호가 램(16)에 저장되므로 동일채널이 반복되어 선택되는 경우 이전에 록크디렉터(16)로 부터 램(16)에 저장된 록킹값을 읽어서 D/A변환기(17)를 통해 브이씨오(18)를 구동시키며, 스타트시에도 상기 램(16)에 저장된 기준값을 이용하여 기준 주파수(Fref)까지 빠른 시간내에 도달할 수 있도록 한 것이다.

Description

다중 클럭신호 발생회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 고안의 다중 클럭신호 발생회로에 대한 블록도.

Claims (1)

  1. 기준주파수신호(Fref), 브이씨오(18)의 출력신호를 각기 입력받아 분주하는 프로그램어블 카운터(11),(12)와, 상기 프로그램어블 카운터(11),(12)에서 출력되는 신호의 위상을 서로 비교하여 그 비교 결과에 따라 "로우" 또는 "하이"의 신호를 출력하는 위상검출부(13)와, 초기상태에서는 상기 위상검출부(13)의 출력신호에 따라 상승 또는 하강카운트하고, 이미 위상검출되었던 채널이 반복선택될 때에는 램(16)에 저장된 해당 채널의 록킹데이타를 출력하는 프로그램어블 상승/하강카운터(14)와, 상기 위상검출부(13)의 출력이 록킹되는 것을 검출하여 그대의 록킹데이타를 램(16)에 저장하는 록크디텍터(15)와, 상기 프로그램어블 상승/하강카운터(14)에서 출력되는 디지탈신호를 아날로그신호로 변환하는 D/A변환기(17)와, 상기 D/A변환기(17)에서 출력되는 전압에 상응되는 주파수의 신호를 생성하는 브이씨오(18)와, 사용자가 선택한 채널의 번호를 상기 램(16)에 저장하고, 그 채널번호로 롬(20)을 억세스하는 채널선택부(19)와, 상기 채널선택부(19)의 제어를 받아 상기 프로그램어블 카운터(11),(12)를 세팅하는 롬(20)으로 구성한 것을 특징으로 하는 다중 클럭신호 발생회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR94022129A 1994-09-02 1994-09-02 Multiple cluck signal generater KR970008797B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR94022129A KR970008797B1 (en) 1994-09-02 1994-09-02 Multiple cluck signal generater

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR94022129A KR970008797B1 (en) 1994-09-02 1994-09-02 Multiple cluck signal generater

Publications (2)

Publication Number Publication Date
KR960012707A true KR960012707A (ko) 1996-04-20
KR970008797B1 KR970008797B1 (en) 1997-05-29

Family

ID=19391928

Family Applications (1)

Application Number Title Priority Date Filing Date
KR94022129A KR970008797B1 (en) 1994-09-02 1994-09-02 Multiple cluck signal generater

Country Status (1)

Country Link
KR (1) KR970008797B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102505203B1 (ko) * 2022-08-01 2023-03-02 제이엔에프주식회사 질산정제폐열 재활용 효율이 우수하고, 금속이온 용출이 적은 탄탈륨 소재 리보일러를 이용한 초고순도 질산정제시스템

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102505203B1 (ko) * 2022-08-01 2023-03-02 제이엔에프주식회사 질산정제폐열 재활용 효율이 우수하고, 금속이온 용출이 적은 탄탈륨 소재 리보일러를 이용한 초고순도 질산정제시스템

Also Published As

Publication number Publication date
KR970008797B1 (en) 1997-05-29

Similar Documents

Publication Publication Date Title
KR950007299A (ko) 고속 록업과 고안정 발진을 얻을수 있는 pll 주파수 합성기 및 pll 주파수 합성방법
KR840004332A (ko) 펄스폭 변조회로
EP0827283A3 (en) Auto-lock circuit for PLL frequency synthesizers
KR840005000A (ko) 수평주사 주파수 체배회로
US5157341A (en) Phase detector
US4145667A (en) Phase locked loop frequency synthesizer using digital modulo arithmetic
US5010506A (en) Spurious level reduction and control method for direct digital synthesizers
KR960012707A (ko) 다중 클럭신호 발생회로
US4389637A (en) Digital to analog converter
JPS62251674A (ja) 周波数異常検出回路
KR890007491A (ko) 주파수 동기 루프용 주파수 검파기
US6298106B1 (en) Frequency synthesiser
JPS5640325A (en) Pcm decoder
EP0322743B1 (en) Signal generator
KR20030065062A (ko) 링 오실레이터를 이용한 광기록매체 기록 펄스 발생 장치및 방법
SU1569962A2 (ru) Одновибратор
JPH0519330B2 (ko)
JPS609374B2 (ja) 位相同期発振器
JPS5479024A (en) Electronic musical box apparatus
JPS5599826A (en) Phase variable circuit
SU1658177A1 (ru) Генератор качающейс частоты
JP2757090B2 (ja) 分周逓倍回路
KR910013706A (ko) 광대역 선속비례 시간펄스 발생회로
JPH04212516A (ja) 信号発生回路
JPS5611440A (en) Exposure time control circuit

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050718

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee