KR960011970B1 - 광대역 종합정보통신망(b-isdn)의 비동기 전달모드(atm) 계층에서의 비할당셀 발생장치 - Google Patents

Abstract

내용없음.

Description

광대역 종합정보통신망(B-ISDN)의 비동기 전달모드(ATM) 계층에서의 비할당셀 발생장치

제 1 도는 본 발명에 따른 비할당셀 발생장치의 구성도,

제 2 도는 본 발명에 따른 CPU 정합부의 구성도,

제 3 도는 본 발명에 따른 비합당셀 출력제어부 및 전송부의 구성도,

제 4 도는 본 발명에 따른 데이타 저장 및 비할당셀 발생부의 구성도.

* 도면의 주요부분에 대한 부호의 설명

a : CPU 정합부 b : 비합당셀 출력 제어부 및 전송부

c : 데이타 저장 및 비할당셀 발생부

본 발명은 광대역 종합정보통신망의 ATM(Asynchronous Transfer Mode) 계층에서 물리계층으로 셀을 전송할 경우에 유효셀이 없는 구간에서 프로세스와 연결하여 셀의 헤드(Head)와 유료부하(Payload)의 값을 임의로 조정하면서 비합당셀을 발생하는 ATM 계층 비합당셀 발생장치에 관한 것이다.

일반적으로 광대역 종합정보통신망은 서로 특성이 다른 서비스들(비디오, 오디오, LAN(Local Area Network), FDDI(Fiber Distributed Data Inteface))을 수용하기 위하여 각 데이타들을 53옥테트의 ATM 셀로 구성하고, 각 채널에 입력되는 셀 스트림을 다중화하거나 역 다중화하여 셀 환경 내지는 SDH(Synchronous Digital Hierachy) 환경하의 물리 계층을 이용하여 전송하는 방식을 체택하고 있다. ATM셀을 물리 계층으로 전송할 경우에 유효셀(사용자 데이타 셀, 신호, 셀, OAM 셀)이 없는 구간에서는 비할당셀로 채워서 연속적인 셀 스트림으로 전달한다.

그런데 비할당셀을 발생하는 종래의 비할당셀 발생장치는 유효셀이 없는 구간에서 FIFO(First In First Out)로부터 출력된 셀을 다시 FIFO의 입력단으로 되돌려서 비할당셀을 발생함으로 인해 셀이 다중화될 경우에 출력된 셀이 바이트 단위로 지연되는 경우가 발생하였다.

따라서, 상기 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은, FIFO 구조를 사용하지 않고 다중화기나 역 다중화기에서 직접 비할당셀을 발생할 수 있도록 하여 불필요한 FlFO의 수를 줄이고 루프백으로 인한 지연구조를 해소함으로써 안정된 비할당셀을 발생하는 비할당셀 발생장치를 제공하는데, 그 목적이있다.

상기 목적을 달성하기 위하여 본 발명은, 외부의 CPU(CentraI Processing Unit)에서 발생한 데이타와 데이타 클럭을 사용하여 비할당셀을 구성할 헤드 데이타와 유료부하 데이타를 제공하는 CPU 정합 수단 ; 상기 CPU 정합 수단으로부터 데이타입력 완료신호를 입력받고 외부로부터 시스템 클럭과 비할당셀 발생요구신호를 입력받아 비할당셀의 구성을 제어하고, 셀의 시작점과 비할당셀이 존재하는 구간을 표시하는 비할당셀 출력제어 및 전송 수단 ; 및 상기 CPU 정합 수단으로부터 받아들인 헤드 데이타와 유료부하 데이타를 저장한 후에 상기 비할당셀 출력제어 및 전송 수단으로부터의 헤드출력 및 유료부하 출력 제어신호에 따라 옥테트 단위로 다중화하여 셀을 구성하는 데이타 저장 및 비할당셀 발생 수단을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.

제 1 도는 본 발명에 따른 광대역 종합정보통신망(B-ISDN)의 ATM 계층에서외 비할당셀 발생장치의 구성도이다.

본 발명은 도면에 도시한 바와 같이 외부의 CPU(Central Processing Unit)에서 발생한 데이타와 데이타 클럭을 사용하여 비할당셀을 구성할 헤드 데이타와 유료부하 데이타를 제공하는 CPU 정합부(a)와, 외부로 부터 시스템 클럭과 비할당셀 발생 요구신호를 입력받아 53옥테트의 비할당셀의 구성을 제어하고 셀의 시작점과 비할당셀이 존재하는 구간을 표시하는 비할당셀 출력 제어부 및 전송부(b)와, 상기 CPU 정합부(a)로 부터 받아들인 헤드 데이타와 유료부하 데이타를 일시 저장한 후에 상기 비할당셀 출력 제어부 및 전송부(b)로부더의 헤드출력 및 유료부하 출력 제어신호를 입력받아 이들 데이타를 옥테트 단위로 다중화하어 셀을 구성하는 데이타 저장 및 비할당셀 발생부(c)를 구비한다.

제 2 도는 본 발명에 따른 CPU 정합부(a)의 세부 구성도이다.

도면에 도시한 바와 같이 CPU 정합부(a)는, CPU의 하나의 어드레스를 사용하여 발생된 1비트의 데이타 클럭으로 CPU 데이타를 일시적으로 저장하였다가 셀 구성 데이타로 출력하는 8비트 데이타 래치(a3)와, 데이타 클럭을 입력받아 4진 계수하여 출력하는 4진 카운터(al)와, 상기 4진 카운터(al)의 출력신호로부터 각 헤드와 유료부하 부분을 저장할 9개의 레지스터 인에블 신호를 만들어 내며, 데이타 입력이 완료된 후 데이타 입력 완료 신호를 발생하는 레지스터 인에이블 디코더(a2)를 구비한다.

CPU에서 발생된 데이타 클럭(a4)은 8비트 데이타 레치(a3)의 인에이블 신호로 사용되어 CPU 데이타(a5)를 레치하여 셀 구성 데이타[7 : 0](al0)를 발생시킴과 동시에 4진 카운터(al)의 클럭으로 작용되어 디코팅될 4비트의 카운터 출력(a6)을 발생시킨다. 레지스터 인에이블 디코더(a2)는 데이타 클럭(a4)에 동기된 셀 구성 데이타[7 : 0]를 데이타 저장 및 비할당셀 발생부(c)에 있는 각 레지스터에 저장하기 위한 HREN(셀헤드 데이타 입력 클럭)신호 5비트와 PREN(유료부하 데이타 입력 클럭(신호 4비트를 카운터 출력(a6)으로부터 디코딩하여 만들며, 헤드 5옥테트와 유료부하 48옥레트를 구성할 셀 구성 데이타가 레지스터에 입력이 완료된 후 데이타 입력 완료(a7)를 비할당셀 출력 제어부 및 진송부(b)로 전달한다.

제 3 도는 본 발명에 따른 비할당셀 출력 제어부 및 전송부(b)의 세부 구성도이다.

비할당셀 출력 제어부 및 전송부(b) CPU(a)의 데이타 입력 완료 신호와 비할당셀 발생요구 신호를 입력받아 53옥테트의 셀 구성을 제어하기 위해 헤드 시작 및 헤드 완료신호(Hstart, Hend), 유료부하의 시작점 및 완료 시점 신호(Pstart, Pend)를 출력하는 셀 구성 제어로직(b1)과, 상기 셀 구성 제어로직(b1)의 출력을 입력받아 헤드 출력 제어신호(b10)와 유료부하 출력 제어신호(b11)를 출력하고 1셀이 완전히 전송된 후 셀 재구성 신호를 셀 구성 제어로직(b1)으로 제공하는 비할당셀 전송 제어부(b2), 및 상기 비할당셀 전송 제어부(b2)의 출력을 입력받아 각 셀의 시작점과 셀이 존재하는 구간을 표시하는 셀 동기신호와 셀 인에아블 신호 및 각 셀의 바이트 경계를 표시하는 바이트 클럭을 출력하는 셀 인식 신호 발생부(b3)를 구비한다.

CPU에서 비할당셀을 발생할 필요가 있을 경우 데이타 클럭과 CPU 데이타 및 비할당셀 발생 요구 신호를 만들어 비할당셀 발생을 요구하며, 비할당셀 출력 제어부 및 전송부(b)는 셀 구성 제어로직(b1)에서 비할당셀 발생 요구 신호(b4)를 감지하여 CPU 정합부(a)에서 데이타가 입력 완료됨을 알려오는 시점부터 19.44Mhz나 38.88Mhz의 속도를 가지는 시스템 클럭을 사용하여 셀 구성을 위한 신호를 53진 카운터의 출력을 디코딩하여 발생시킨다.

53옥테트로 구성되는 셀의 헤드와 유료부하를 구분하기 위하여 셀의 첫 옥테트에서 헤드의 첫 옥테트가 시작됨을 알리는 Hstart(b6), 5옥테트의 헤드가 전송됨을 알리는 Hend(b7), 헤드가 모두 전송된 뒤 유료부하가 전송됨을 알리는 Pstart(b8) 및 48옥테트의 유료부하가 모드 전송되어 한 셀이 구성됨을 알리는 Pend(b9) 신호를 셀 구성 제어로직(bl)에서 비할당셀 전송 제어부(b2)로 알려주면, 비할당셀 전송 제어부(b2)에서는 헤드의 유효구간을 표시하는 헤드출력 제어신호(bl0) 4비트와 유료부하 출력 제어신호(b11) 3비트를 데이타 저장 및 비할당셀 발생부(c)로 보내주며, 셀 구성 제어로직(bl)에게 셀 재구성을 요구하면 셀 구성 제어로직(bl)은 비할당셀 발생 요구 신호(b4)를 계속 감지하면서 Hstart, Hend, Pstart, Pend 신호를 53옥테트 단위로 연속적으로 발생한다.

셀 인식신호 발생부(b3)는 타 장치와의 접속을 위한 바이트 클럭(b12), 셀 인에이블(b13) 및 셀 동기(b14)신호를 발생하는 부분으로서, 바이트 클럭(b12)은 시스템 클럭(b5)과 동일하나 위상이 지연되며, 셀 인에블(b13)신호는 바이트 클럭(b12)의 라이징 에지에 동기되어 53옥테트 동안 비할당셀이 있는 구간을 표기하며, 셀 동기(b14)신호는 셀의 시작점을 나타내기 위한 신호로서 셀의 첫 옥테트가 유효한 구간만 하이(High)로 유지된다.

제 4 도는 본 발명에 따른 데이타 저장 및 비할당셀 발생부(c)의 구성도이다.

도면에 도시된 바와 같이 데이타 저장 및 비할당셀 발생부(c)는 CPU 정합부(a)에서 전송된 셀 구성 데이타를 레지스터 인에이블 신호에 따라 8비트의 헤드 저장 레지스더(c1)와 유료부하 레지스터(c2)에 저장한 후, 헤드 전송 시간에는 헤드 다중화 로직(c3)에서 각 레지스터(c1)에 저장된 헤드 값을 첫 옥테트부터 순차적으로 다중화하여 헤드를 구성하여 셀 옥테트 다중화로직(c5)으로 보내고, 유료부하 전송 시간에는 4옥 테트의 유료부하 데이타를 옥테트 6에서부터 옥테트 9의 순서로 다중화한 뒤 이를 48옥테트의 유료부하를 구성할 때까지 반복적으로 수행(c4)하여 셀 옥테트 다중화로직(c5)으로 전달하면, 셀 옥테트 다중화로직(c5)에서는 53옥테트의 셀 데이타를 구성한 뒤 셀 동기와 바이트 클럭에 동기하여, 전송하는 기능을 가진다.

5개의 레지스터로 구성되는 8비트 헤드레지스터(c1)는 CPU 정합부(a)에서 발생된 HREN 5비트를 사용하여 셀 구성 데이타[7 : 0]를 옥테트 1에서 옥테트 5 순서로 개별 레지스터에 저장하며, 4개의 레지스터로 구성되는 8비트 유료부하 레지스터(c2)는 PREN 4비트를 각 레지스터의 클럭으로 사용하여 48옥테트의 유료부하를 구성할 4옥테트의 데이타를 옥테트 6에서 옥테트 9의 순서로 저장한다.

헤드 다중화로직(c3)은 8비트 다중화기 8개를 병렬 조합한 뒤 8비트 헤드레지스터에 저장된 데이타를 헤드출력 제어신호(b10)를 사용하여 5옥테트의 헤드를 셀 옥테트 다중화로직(c5)으로 전송한다. 헤드출력 제어신호(bl0)는 헤드의 유효 구간을 표시하는 신호와 8입력 다중화기의 입력 선택에 필요한 3비트의 선택 신호로 구성되며, 헤드 전송 시간동안 시스템 클럭에 동기하여 각 옥테트의 데이타를 하나의 셀 헤드(c6)스트림으로 만들어서 셀 옥테트 다중화로직(c5)으로 전송한다.

유료부하 다중화로지(c4)은 4비트 다중화기 8개의 병렬 조합으로 구성되며, 유로부허 레지스터(c2)에서 출력된 4옥테트의 데이타를 3비트를 유료부하 출력 제어신호를 사용하여 셀 옥테트 다중화로직(c5)으로 전송한다. 유료부하 출력 제어신호(bl1)는 48옥테트 구간동안 유료부하 데이타가 존재함을 표시하는 유료부하 유효기간 표기 신호와 시스템 클럭으로 동기된 53진 카운터의 로우(1ow) 2비트로 구성되는 선택 신호로 구성되며, 4옥테트의 다중화기 입력 데이타를 옥테트 6에서 옥테트 9의 순서로 반복적으로 출력하여 셀 유료부하(c7)를 구성한다. 제 4 도에서 옥테트 6은 폐이로드의 1, 5, 9, 13, 17, 21, 25, 29, 33, 37, 41, 45옥테트로 사용되며, 옥테트 9는 4, 8, 12, 16, 20, 24, 28, 32, 36,40, 44, 48옥테트를 구성한다. 셀 옥테트 다중화로직(c5)은 셀헤드와 셀 유료부하를 다중화하여 셀 인식 신호 발생부(b3)의 바이트 클럭, 셀 인에이블 및 셀 동기 신호에 동기하여 셀 데이타[7 : 0](c8)를 구성하여 출력한다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은, 광대역 중합정보 통신망에서 동기식 다중 계위 환경이나 셀 환경하의 물리 계층 구조를 갖는 ATM 전송방식을 채택한 경우에 ATM 셀을 다중화하거나 역 다중화하여 물리 계층으로 전송하는 장치에서 비할당셀을 발생하는 기능을 제공할 뿐만 아니라 각 옥테트의 헤드 값을 임의로 변경 가능함 구조로 설계하여 특정 헤드 값을 가지는 셀 발생장치로도 사용할 수 있는 효과가 있다.

Claims (4)

1. 외부의 CPU(Central Processing Unit)에서 발생한 데이타와 데이타 클럭을 사용하여 비할당셀을 구성할 헤드 데이타와 유료부하 데이타를 제공하는 CPU 정합 수단(a) ; 상기 CPU 정합 수단(a)으로부터 데이타입력 완료신호를 입력받고 외부로부터 시스템 클럭과 비할당셀 발생요구신호를 입력받아 비할당셀의 구성을 제어하고, 셀의 시작점과 비할당셀이 존재하는 구간을 표시하는 비할당셀 출력 제어 및 전송 수단(b) ; 및 상기 CPU 정합 수단(a)으로부터 받아들인 헤드 데이타와 유료부하 데이타를 저장한 후에 상기 비할당셀 출력 제어 및 전송 수단(b)으로부터의 헤드출력 및 유료부하 출력 제어신호에 따라 옥테트 단위로 다중화하여 셀을 구성하는 데이타 저장 및 비할당셀 발생 수단(c)을 구비하는 것을 특징으로 하는 비동기 전달 모드(ATM) 계층에서의 비할당셀 발생장치.
2. 제 1 항에 있어서, 상기 CPU 정합 수단(a)은, 상기 CPU로부터의 데이타 클럭으로 CPU 데이타를 일시적으로 저장하였다가 셀 구성 데이타로 출력하는 데이타 레치(a3) ; 상기 데이타 클럭을 입력받아 계수하여 출력하는 카운터(al) ; 및 상기 카운더(al)의 출력신호로부터 각 헤드와 유료부하 부분을 지장할 레지스터 인에블 신호를 생성하여 상기 데이타 저장 및 비할당셀 발생수단(c)으로 출력하며, 데이타 입력이 완료된 후 데이타 입력 완료 신호를 발생하여 상기 비할당셀 출력 제어 및 전송 수단(a)으로 출력하는 레지스터 인에이블 디코더(a2)를 구비하는 것을 특징으로 하는 비동기 전달 모드(ATM) 계층에서의 비할당셀 발생장치.
3. 제 1 항에 있어서, 상기 비할당셀 출력 제어 및 전송 수단(b)은, 셀 재구성 신호를 입력받고 상기 CPU 정합 수단(a)외 데이타 입력완료 신호와 외부로부터의 비할당셀 발생요구 신호를 입력받아 53옥테트의 셀 구성을 제어하기 위해 헤드 시작 헤드 완료신호(Hstart, Hend), 유료부하의 시작점 및 완료 시점 신호(Pstart, Pend)를 출력하는 셀 구성 제어로직(bl) ; 상기 셀 구성 제어로직(bl)의 출력을 입력받아 헤드출력 제어신호(bl0)와 유료부하 출력 제어신호(b11)를 출력하고, 셀이 완전히 전송된후 셀 재구성 신호를 상기 셀 구성 제어로직(b1)으로 제공하는 비할당셀 전송 제어부(b2) ; 및 상기 비할당셀 전송 제어부(b2)의 출력을 입력받아 각 셀의 시작점과 셀이 존재하는 구간을 표시하는 셀 동기신호와 셀 인에블 신호 및 각 셀의 바이트 경계를 표시하는 바이트 클럭을 출력하는 셀 인식 신호 발생부(b3)를 구비하는 것을 특징으로 하는 비동기 전달 모드(ATM) 계층에서의 비할당셀 발생장치.
4. 제 1 항에 있어서, 상기 데이타 저장 및 비할당셀 발생 수단(c)은, 상기 CPU 정합 수단(a)에서 발생된 헤드 레지스터 인에이블(HREN) 신호를 각 레지스터의 클럭으로 사용하여 셀 구성 데이타[7 : 0]를 개별 레지스터에 저장하였다가 출력하는 다수의 헤드 레지스터(c1) ; 상기 CPU 정합 수단(a)에서 발생된 유료부하 레지스터 인에이블(PREN) 신호를 각 레지스터의 클럭으로 사용하여 유료부하 데이타를 저장하였다가 출력하는 다수의 유료부하 레지스터(c2) ; 상기 다수의 헤드 레지스터(c1)에 저장된 셀 구성 데이타를 헤드 출력 제어신호(bl0)를 사용하여 다중화하여 전송하는 헤드 다중화 로직(c3) ; 상기 다수의 유료부하 레지스터(c2)에 저장된 유료부하 데이타를 유료부하 출력 제어신호(b11)를 사용하여 다중화하여 전송하는 유료부하 다중화 로직(c4) ; 및 상기 헤드 다중화 로직(c3)과 유료부하 다중화 로직(c4)의 출력인 셀헤드와 셀 유료부하를 다중화하여 상기 비할당셀 출력 제어 및 전송 수단(b)의 바이트 클럭, 셀 인에이블 및 셀동기 신호에 동기시켜 셀 데이타[7 : 0](c8)를 구성하여 출력하는 셀 옥테트 다중화 로직(c5)을 구비하는 것을 특징으로 하는 비동기 전달 모드(ATM) 계층에서의 비할당셀 발생장치.