KR960011164B1

KR960011164B1 - 디매트릭스 연산시 오버플로우/언더플로우 제거회로

Info

Publication number: KR960011164B1
Application number: KR1019930001321A
Authority: KR
Inventors: 남호준
Original assignee: 엘지전자 주식회사; 구자홍
Priority date: 1993-02-01
Filing date: 1993-02-01
Publication date: 1996-08-21
Also published as: KR940020846A

Abstract

내용 없음.

Description

디매트릭스 연산시 오버플로우/언더플로우 제거회로

제1도는 종래의 오버플로우/언더플로우 제거회로도.

제2도는 본 발명의 오버플로우/언더플로우 제거회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 디매트릭스 연산기 11A, 11B : 멀티플렉서

12A, 12B : 플립플롭 IV : 인버터.

본 발명은 HDTV(High Definition Television) 수상기등과 같은 영상처리기기에 있어서, 디지탈 영상신호를 대매트릭스(de-matrix)연산처리할 경우에 휘도신호인 Y신호와 색차신호인 R-Y신호 및 B-Y신호의 에러로 인하여 발생되는 오버플로우(owerflow) 및 언더플로우(underflow)를 제거하는 디매트릭스 연산시 오버플로우/언더플로우 제거회로에 관한 것이다.

일반적으로 디매트릭스 연산은 Y신호와 R-Y 및 B-Y신호를 색신호인 R, G 및 B신호로 변환하여 출력하는 것으로서 그 관계식은 다음과 같다.

R=512Y+805(R-Y)-(B-Y)

G=512Y-244(R-Y)-115(B-Y)

B=512Y+2(R-Y)+933(B-Y)

여기서, Y, R-Y 및 B-Y신호는 서로 상관관계를 가지고 있으며, 그 값들의 범위는 Y신호가 10비트 2진데이타로 0~1023의 값을 가지고, R-Y 및 B-Y신호는 10비트 2의 보수(complement)의 2진데이타로 -512~511 사이의 값을 가지게 된다.

Y, R-Y 및 B-Y신호의 디지탈 데이타들은 상기와 같은 상관관계를 가지면서 디매트릭스 연산기에 입력되는데 이들의 상관관계가 신호 전달상의 에러발생이나 디매트릭스 연산기 이전의 회로에 의해 손상되며, 디매트릭스 연산기에서 출력되는 R, G 및 B신호의 디지탈 데이타에 오버플로우와 언더플로우가 발생하게되는 것으로 이들 오버플로우 및 언더플로우를 제거해야 된다.

오버플로우 및 언더플로우를 제거하기 위하여 종래에는 디매트릭스 연산기에서 출력되는 R, G 및 B 신호의 디지탈 데이타를 그 시스템에서 가질 수 있는 최대값 및 최소값과 비교하여 오버플로우와 언더플로우의 발생을 판별하고, 오버플로우의 발생시에는 데이타를 최대값으로 대치시키고, 언더플로우의 발생시에는 최소값으로 대치시켜 출력하였다.

이러한 종래의 기술을 제1도의 도면을 참조하여 상세히 설명하면, 오버플로우/언더플로우 판별기(1)에서 R, G 및 B신호의 디지탈 데이타의 오버플로우 및 언더플로우의 발생을 판별하여 오버플로우나 언더플로우가 발생하지 않았을 경우에 클럭 신호(CLK)에 따라 각각의 데이타들이 플립플롭(2)(3)을 통해 그대로 출력 되게 하고, 오버플로우의 발생시에는 플립플롭(2)의 프리세트단자(PR)에 프리세트 신호를 인가하여 프리세트 및 데이타를 최대값으로 대치시킨후 플립플롭(3)을 통해 출력되게 하며, 언더플로우의 발생시에는 플립플롭(2)의 클리어단자(CLR)에 클리어 신호를 인가하여 클리어 및 데이타를 최소값으로 대치시킨후 플립플롭(3)을 통해 출력되게 하며, 이러한 오버플로우 및 언더플로우의 제거동작을 R, G 및 B신호의 디지탈 데이타의 각각의 비트마다 수행하였다.

그러나 상기와 같은 종래의 오버플로우/언더플로우 제거회로는 오버플로우/언더플로우 판별기에서 R, G 및 B신호의 디지탈 데이타를 그 시스템에서 가질 수 있는 최대값 및 최소값과 비교하여 오버플로우/언더플로우의 발생을 판별해야 되는 것으로 회로의 구성이 복잡하고, 많은 부품이 소요되어 제품의 생산원가가 상승하였으며, 또한 오버플로우 및 언더플로우의 제거를 비동기적으로 처리하여 동기조절이 어려운 문제점이 있었다.

본 발명은 상기와 같은 종래의 제반 문제점들을 해결하기 위하여 창안한 것으로서 디매트릭스 연산기에서 출력되는 R, G 및 B신호의 디지탈 데이타의 최상위 비트신호로 오버플로우 및 언더플로우의 발생을 판별하고, 오버플로우 및 언더플로우의 발생시 제2상위 비트신호로 오버플로우 또는 언더플로우 발생인지를 판별하여 오버플로우 및 언더플로우가 발생되지 않았을 경우에는 최상의 비트신호에 의해 멀티플렉서가 디매트릭스 연산기의 출력 디지탈 데이타를 선택 출력하고 오버플로우 및 언더플로우의 발생시에는 제2상위 비트신호를 반전시킨 디지탈 데이타를 선택 출력하여 오버플로우 및 언더플로우를 제거하는 오버플로우/언더플로우 제거회로를 제공하는데 그 목적이 있는 것으로 이를 첨부된 제2도의 도면을 참조하여 상세히 설명한다.

제2도는 디매트릭스 연산기에서 출력되는 각기 11비트의 R, G 및 B신호의 디지탈 데이타중에서 어느 하나의 디지탈 데이타에 발생된 오버플로우 및 언더플로우를 제거하는 본 발명의 오버플로우/언더플로우 제거 회로도로서 이에 도시된 바와 같이, 디매트릭스 연산기(10)에서 출력되는 디지탈 데이타의 제2상위 비트신호(D9)를 반전시키는 인버터(IV)와, 디매트릭스 연산기(10)에서 출력되는 최상위 비트신호(D10)에 따라서 디매트릭스 연산기(10)의 출력비트신호(D9-D0)또는 상기 인버터(IV)의 출력신호를 선택 출력하는 멀티플렉서(11A, 11B, …)와, 클럭신호(CLK)에 따라 상기 멀티플렉서 (11A, 11B, …)의 출력신호를 출력하는 플립플롭(12A, 12B, …)으로 구성하였다.

제2도의 도면 설명중 미설명부호 SCLK는 클럭신호(CLK)를 안정화시키는 안정화 소자이다.

이와 같이 구성된 본 발명의 오버플로우/언더플로우 제거회로는 입력되는 Y신호와 R-Y 및 B-Y신호를 디매트릭스 연산기(10)가 디매트릭스 연산처리하여 출력한다.

여기서 디매트릭스 연산기(10)의 출력비트신호(D10-D0)중에서 최상위 비트신호(D10)는 오버플로우 및 언더플로우의 발생을 판별할 수 있는 것으로서 최상위 비트신호(D10)의 값이 로직 1일 경우에는 디매트릭스 연산기(10)에서 오버플로우나 언더플로우가 발생한 것이고, 로직 0일 경우에는 오버플로우나 언더플로우가 발생하지 않은 것이다.

그리고 제2상위 비트신호(D9)는 오버플로우의 발생인지 또는 언더플로우의 발생인지를 판별할 수 있는 것으로서 제2상위 비트신호(D9)의 값이 로직 0이면 오버플로우의 발생이고, 로직 1이면 언더플로우의 발생이다.

즉, 디매트릭스 연산기(10)에서 연산처리되어 출력되는 R, G 및 B의 디지탈 데이타의 값은 0~1023사이로서 이를 2진데이타로 표시하면, 000 0000 0000~011 1111 1111이 된다.

그러므로 디캐트릭스 연산기(10)에서 출력되는 디지탈 데이타의 값이 1024 또는 1025로 오버플로우가 발생하면 출력비트신호(D10-D9)의 값이 100 0000 0000 또는 100 0000 0001로서 최상위 비트신호(D10)는 로직 1로 되고, 제2상위 비트신호(D9)는 로직 0으로 된다.

그리고 디매트릭스 연산기(10)에서 출력되는 디지탈 데이타의 값이 -1 또는 -2로 언더플로우가 발생하면 출력비트신호(D10-D0)의 값이 111 1111 1111 또는 111 1111 1110으로서 최상위 비트신호(D10) 및 제2상위 비트신호(D9)는 로직 0으로 된다.

따라서 본 발명에서는 디매트릭스 연산기(10)에서 출력되는 최상위 비트신호(D10) 및 제2상위 비트신호(D9)로 오버플로우 및 언더플로우의 발생을 판별하여 오버플로우 및 언더플로우를 제거 출력한다.

먼저, 오버플로우나 언더플로우가 발생하지 않았을 경우에는 디매트릭스 연산기(10)가 출력하는 최상위 비트신호(D10)가 로직 0로 멀티플렉서(11A, 11B, …)는 선택단자(A/B)에 인가되므로 멀티플렉서 (11A, 11B, …)는 입력단자(B)의 신호를 선택 출력한다.

그러므로 디매트릭스 연산기(10)가 출력하는 오버플로우 및 언더플로우가 발생하지 않은 출력비트신호(D9-D0)가 멀티플렉서(11A, 11B, …)를 통하고, 클럭신호 (CLK)에 따라 플립플롭(12A, 12B, …)을 통과하여 출력된다.

그리고 오버플로우나 언더플로우가 발생하였을 경우에는 디매트릭스 연산기(10)가 출력하는 최상위 비트신호(D10)가 로직 1로 멀티플렉서(11A, 11B, …)는 선택단자(A/B)에 인가되므로 멀티플렉서 (11A, 11B, …)는 입력단자(A)의 신호를 선택 출력한다.

이때 오버플로우의 발생시에는 디매트릭스 연산기(10)가 출력하는 제2상위 비트신호(D9)가 로직 0으로서 인버터(IV)를 통해 로직 1로 반전된후 멀티플렉서(11A, 11B, …)의 입력단자(A)에 인가되어 멀티플렉서(11A, 11B, …)는 모두 로직 1을 출력하고, 클럭신호(CLK)에 따라 플립플롭(12A, 12B, …)을 통과하여 최고값인 11 1111 1111로 출력된다.

그리고 이때 언더플로우의 발생시에는 디매트릭스 연산기(10)가 출력하는 제2상위 비트신호(D9)가 로직 1으로서 인버터(IV)를 통해 로직 0로 반전된후 멀티플렉서(11A, 11B, …)의 입력단자(A)에 인가되어 멀티플렉서(11A, 11B, …)는 모두 로직 0을 출력하고, 클럭신호(CLK)에 따라 플립플롭(12A, 12B, …)을 통과하여 최저값인 00 0000 0000으로 출력된다.

한편 상기에서 디매트릭스 연산기에서 출력되는 각기 11비트의 R, G 및 B신호의 디지탈 데이타중에서 어느 하나의 디지탈 데이타에 발생된 오버플로우 및 언더플로우를 제거하였으나, 나머지 두 디지탈 데이타에 대해서도 동일한 회로를 구성하여 오버플로우 및 언더플로우를 제거 출력한다.

이상에서 상세히 설명한 바와 같이 본 발명은 디매트릭스 연산기에서 출력되는 최상위 비트 및 제2상위 비트로 오버플로우 및 언더플로우의 발생을 판별하여 오버플로우 및 언더플로우의 발생시 이를 제거함으로써 영상신호의 재현시 잡음이 나타나지 않는 깨끗한 화면을 제공할 수 있고, 회로의 구성이 간단하여 제조가 간편함은 물론 제품의 생산원가가 절감되며, 오버플로우 및 언더플로우를 동기로 제거하여 별도의 동기 조절이 필요없는 효과가 있다.

Claims

디매트릭스 연산기(10)에서 출력되는 디지탈 데이타의 제2상위 비트신호(D9)를 반전시키는 인버터(IV)와, 디매트릭스 연산기(10)에서 출력되는 최상위 비트신호(D10)에 따라서 디매트릭스 연산기(10)의 출력비트신호(D9-D0) 또는 상기 인버터(IV)의 출력 신호를 선택출력하는 멀티플렉서(11A, 11B, …)와, 클럭신호(CLK)에 따라 상기 멀티플렉서(11A, 11B, …)의 출력신호를 출력하는 플립플롭(12A, 12B, …)으로 구성함을 특징으로 하는 디매트릭스 연산시 오버플로우/언더플로우 제거회로.