KR960010726B1

KR960010726B1 - Method of forming pattern of semiconductor device

Info

Publication number: KR960010726B1
Application number: KR1019930009939A
Authority: KR
Inventors: 원태경; 김형수; 김명선; 김준모
Original assignee: 현대전자산업 주식회사; 김주용
Priority date: 1993-06-03
Filing date: 1993-06-03
Publication date: 1996-08-07
Also published as: KR950001407A

Abstract

The resist pattern is formed by etching an determined thickness of the insulator layer(11) with the mask so that an outer mark of the array way(B) is formed; depositing an metal film(12) on the etched insulator layer; coating a negative photoresist(13) on the top of the metal film(12); exposing the top of the negative photoresist with the mask so that an inner mark of array way(A) in (B) is formed; and patterning by etching the unexposed resist by the wet etching process.

Description

Resist Pattern Formation Method of Semiconductor Device

제1도는 네가티브 공정용 마스크상의 정렬도 측정 마크를 나타낸 평면도.1 is a plan view showing the alignment degree measurement mark on the mask for negative process.

제2도는 본 발명에 의한 반도체 소자의 레지스트 패턴 형성방법으로 먼저 형성된 패턴층의 내부에 레지스트 패턴이 형성된 상태를 도시한 단면도.2 is a cross-sectional view showing a state in which a resist pattern is formed inside a pattern layer first formed by a method of forming a resist pattern of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1 : 석영 2 : 크롬1: quartz 2: chrome

11 : 절연막 12 : 금속막11 insulating film 12 metal film

13 : 네가티브 레지스트 A : 정렬도 내측마크13: negative resist A: alignment mark inner mark

B : 정렬도 외측마크B: alignment mark

본 발명은 반도체 소자의 레지스트 패턴 형성방법에 관한 것으로 , 특히 레지스트를 노광 및 습식식각공정으로 패턴을 형성하여 정렬도 측정 및 보정을 단순화할 수 있는 반도체 소자의 레지스트 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a resist pattern of a semiconductor device, and more particularly, to a method of forming a resist pattern of a semiconductor device which can simplify alignment measurement and correction by forming a pattern through exposure and wet etching processes.

일반적으로 반도체 소자의제조공정중 마스크를 사용하여 노광공정으로 레지스틀 패턴화하고, 이 패턴화된 레지스트를 사용하여 식각공정으로 소정의 배선장치를 형성한다. 최근 반도체 소자의 고집적화에 따라 마스크의 설계룰 및 배선장치간의 공정마진이 조밀화되어 미세 패턴 형성이 불가피하며, 이에 따라 패턴중첩의 정확도가 요구된다. 즉, 먼저 형성된 패턴층의내부에 다른 패턴층을 형성하고자 할 경우 먼저 형성 된패턴층 내부에 정확하게 패턴층을 형성해야만 한다.Generally, a resist pattern is patterned by an exposure process using a mask during the manufacturing process of a semiconductor device, and a predetermined wiring device is formed by an etching process using this patterned resist. Recently, due to the high integration of semiconductor devices, the mask design rules and process margins between wiring devices are densified, so that fine pattern formation is inevitable, and thus, pattern overlap accuracy is required. That is, when another pattern layer is to be formed inside the first pattern layer, the pattern layer must be accurately formed inside the first pattern layer.

이와 같이 서로 중첩되는 패턴층을 형성함에 있어 마스크를 사용한 레지스트의 패턴화가 중요하다. 통상적으로 먼저 형성된 패턴층의 내부에 다른 패턴층을 형성할 경우, 반도체 생산 라인에서는 예를들어 25개의 실리콘 웨어퍼를 한조로 하여 실리레이션 공정을 실시하는데, 실리레이션 공정이 완료된 25개의 실리콘 웨이퍼중 하나 내지 두 개의 실리콘 웨이퍼를 선택하여 마스크를 사용하여 패턴을 형성한 후, 형성된 패턴이 먼저 형성된 패턴층의 내부에 정확히 위치되었는지 그 정렬도를 측정한다. 측정결과, 원하는 위치에 정확히 패턴이 형성되었을 경우에는 나머지 웨이퍼에 대해 패턴공정을 실시하지만, 정렬도가 좋지 않을 경우 중첩에러 보상공정 및 웨이퍼에 형성된 레지스트 패턴을 제거하는 재작업을 실시해야한다.In forming the pattern layers overlapping each other, patterning of the resist using a mask is important. In general, when another pattern layer is formed inside the first pattern layer, the semiconductor production line performs a silicide process using, for example, 25 silicon wafers in a group, of which 25 silicon wafers have been completed. After selecting one or two silicon wafers to form a pattern using a mask, the degree of alignment is measured to determine whether the formed pattern is correctly positioned inside the formed pattern layer. As a result of the measurement, if the pattern is exactly formed at the desired position, the pattern process is performed on the remaining wafers. However, if the alignment degree is not good, the overlap error compensation process and the rework of removing the resist pattern formed on the wafer should be performed.

종래에는 먼저 형성된 패턴층의 내부에 다른 패턴층을 형성하기 위하여, 실리레이션 레지스트를 웨이퍼위에 도포한 뒤, 노광을 실시한 후 고온 베이크를 통해 비노광부위의 레지스트를 경화시킨 뒤 실리레이션하면, 노광부위에만 실리콘이 침투하게 되고 건조 식각을 실시하면 레지스트 패턴이 형성되게 된다. 이와 같이 실리레이션 및 건조 식각공정을 거친후에 형성된 레지스트 패턴이 먼저 형성된 패턴층 내부의 정확한 위치에 형성되었는지 정렬도를 측정하게 되는데, 정렬도 측정까지 소요되는 공정시간이 너무길어 실제 제품 공정에 적용할 경우 마스크 작업시 최적 정렬도의 설정이 어렵게 된다. 또한 정렬도가 좋지않은 웨이퍼를 재작업할 때에 건조 식각시 레지스트 표면에 형성된 실리콘 산화물 때문에 별도의 공정을 추가하여 실리콘 산화물을 제거한 후 기존의 플라즈마 레지스트 스트립퍼(Stripper)로 레지스트를 제거해야 하므로 공정이 복잡하게 된다. 산소 플라즈마에 의하여 레지스트 스트립시 실리콘 산화물은 스트립퍼 챔버(Chamber) 내부를 오염시키게 된다.Conventionally, in order to form another pattern layer inside the first formed pattern layer, after applying the silicide resist on the wafer, and then performing exposure and curing the resist of the non-exposed portion through high temperature baking, the exposed portion Only when silicon penetrates and dry etching is performed, a resist pattern is formed. In this way, the degree of alignment is measured to determine whether the resist pattern formed after the silicide and dry etching process is formed at the correct position inside the pattern layer formed first. In this case, it is difficult to set the optimal alignment degree during masking. In addition, when reworking a wafer with poor alignment, the silicon oxide formed on the resist surface during dry etching requires a separate process to remove the silicon oxide and then remove the resist with a conventional plasma resist stripper. Done. When the resist strips by the oxygen plasma, the silicon oxide contaminates the inside of the stripper chamber.

따라서, 본 발명은 먼저 형성된 패턴층의 내부에 다른 패턴층을 형성할 때, 네가티브 레지스트를 도포하고, 마스크를 사용하여 노광한 다음, 습식 식각공정으로 레지스트 패턴을 형성하므로써, 전체공정을 단순화하고, 레지스트 스트립시 발생하는 실리콘 산화물로 인한 스트립퍼 챔버(Chamber) 내부의 오염을 방지하며, 형성된 레지스트 패턴이 오정렬 되었을 경우 기존의 스트럽퍼로 쉽게 제거할 수 있어 상기한 종래의 단점을 해결한 반도체 소자의 레지스트 패턴 형성방법을 제공하는데 그목적이 있다.Accordingly, the present invention simplifies the entire process by forming a resist pattern by applying a negative resist, exposing using a mask and then wet etching process when forming another pattern layer inside the formed pattern layer first, It prevents contamination of the inside of the stripper chamber due to the silicon oxide generated when the resist strips, and if the formed resist pattern is misaligned, it can be easily removed by the existing stripper. The purpose is to provide a pattern forming method.

이러한 목적을 달성하기 위한 본 발명은 소정의 절연막(11)을 정렬도 외측마크(B)가 형성된 마스크를 사용하여 소정의 깊이로 식각한 상태에서 소정의 금속막(12)을 증착하고, 상기 금속막(12)을 상기 절연막(11)의 식각된 부분의 중심부분의 패턴화기 위한 반도체 소자의 레지스트 패턴 형성방법에 있어서, 상기 금속막(12)의 상부에 네가티브 레지스트(13)를 도포한 다음, 상기 정렬도 외측마크(B)의 경계면 안쪽에 정렬도 내측마크(A)가 형성된 마스크를 상기 네가티브 레지스트(13) 상부에 위치시켜 노광공정을 실시하고, 상기 노광시킨 네가티브 레지스트(13)를 습식식각공정으로 레지스트(13)의 노광된 부위를 제외한 부분을 식각하여 레지스트 패턴을 형성하는 것을 특징으로한다.The present invention for achieving this object is deposited a predetermined metal film 12 in a state in which a predetermined insulating film 11 is etched to a predetermined depth by using a mask formed with an alignment mark outer mark (B), the metal In the method of forming a resist pattern of a semiconductor device for patterning the film 12 on the center portion of the etched portion of the insulating film 11, after applying a negative resist 13 on the metal film 12, An exposure process is performed by placing a mask on which the alignment degree inner mark A is formed inside the boundary surface of the alignment degree outer mark B on the negative resist 13, and wet etching the exposed negative resist 13. In the process, a portion of the resist 13 except for the exposed portion is etched to form a resist pattern.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 네가티브 공정용 마스크상의정렬도 측정 마크를 나타낸 평면도로서, 부호(1)은 석영이고, 부호(2)는 상기 석영(1)상에 형성된 크롬이고, 상기 석영(1)과 상기 크롬(2)의 경계부분은 정렬도 내측마크(A)이며, 점선으로 표시된 부분은 정렬도 외측 마크(B)를 나타낸다.FIG. 1 is a plan view showing alignment degree measurement marks on a mask for a negative process, in which numeral 1 is quartz, numeral 2 is chromium formed on quartz 1, and quartz and chromium ( The boundary portion of 2) shows the alignment degree inner mark A, and the portion indicated by the dotted line indicates the alignment degree outer mark B. FIG.

제2도는 본 발명에 의한 반도체 소자의 레지스트 패턴 형성방법으로 먼저 형성된 패턴층의 내부에 레지스트 패턴이 형성된 상태를 도시한 것이다.2 is a view showing a state in which a resist pattern is formed inside a pattern layer first formed by the method of forming a resist pattern of a semiconductor device according to the present invention.

상기 제1도 및 제2도를 참조하여 본 발명의 레지스트 패턴 형성공정을 설명하면, 소정의 절연(11)을 상기 정렬도 외측마크(B)가 형성된 마스크를 사용하여 소정의 깊이로 식각한 상태에서 소정의 금속막(12)을 중착하고, 상기 금속막(12)을 상기 절연막(11)의 식각된 부분의 중심부분에 패턴화하기 위하여 네가티브 레지스트(13)를 도포한 다음, 상기 정렬도 내측마크(A)가 형성된 마스크를 상기 네가티브 레지스트(13) 상부에 위치시켜 노광공정을 실시하고, 상기 노광공정에 의해 노광된 레지스트(13)를 습식식각공정을 실시하여 레지스트(13)의 노광된 부위를 제외한 부분을 식각하여 레지스트 패턴을형성한다.Referring to FIGS. 1 and 2, the resist pattern forming process according to the present invention will be described. The predetermined insulation 11 is etched to a predetermined depth using a mask on which the alignment mark outer mark B is formed. And a negative resist 13 is applied to pattern the metal film 12 in the center portion of the etched portion of the insulating film 11, and then the inside of the alignment diagram. An exposure process is performed by placing a mask on which the mark A is formed on the negative resist 13, and performing a wet etching process on the resist 13 exposed by the exposure process to expose the exposed portion of the resist 13. The portion except for the etching is etched to form a resist pattern.

본 발명에 의하면, 정렬도 외측마크가 형성된 마스크를 사용하여 먼저 패턴층을 형성한 상태에서 상기 형성된 패턴층의 내부에 정렬도 내측마크가 형성된 마스크를 사용하여 다른 패턴층을 형성하고자 할 경우, 먼저 형성된 패턴층 내부에 정확하게 패턴층을 형성하기 위해 네가티브 레지스트의 패턴공정을 실시하여야 되는데, 이 네가티브 레지스트 패턴공정은 네가키브 레지스트를 도포한 후에 노광 및 습식식각으로 레지스트패턴을 형성하므로써, 공정을 단순화할 수 있고, 레지스트 스트립시 발생하는 실리콘 산화물로 인한 스트립퍼 챔버(Chamber)내부의 오염을 방지하며, 형성된 레지스트 패턴이 오정렬 되었을 경우 기존의 스트립퍼로 쉽게 제거할 수 있는 잇점이 있다.According to the present invention, when a pattern layer is formed first using a mask on which an alignment mark outer mark is formed, another pattern layer is to be formed by using a mask on which an alignment mark inner mark is formed inside the formed pattern layer. In order to accurately form the pattern layer inside the formed pattern layer, a negative resist patterning process must be performed. This negative resist patterning process can simplify the process by forming a resist pattern by exposure and wet etching after the negative resist is applied. It is possible to prevent contamination of the inside of the stripper chamber due to the silicon oxide generated during the resist strip, and can be easily removed with the existing stripper when the formed resist pattern is misaligned.

Claims

A predetermined metal film 12 is deposited in a state in which a predetermined insulating film 11 is etched to a predetermined depth by using a mask having an alignment mark outer mark B formed thereon, and the metal film 12 is deposited on the insulating film 11. In the method of forming a resist pattern of a semiconductor device for patterning the center portion of the etched portion of the), a negative resist 13 is applied on the metal film 12, and then the alignment mark outer mark B An exposure process is performed by placing a mask having an alignment degree inner mark A formed on the inner side of the boundary surface above the negative resist 13, and exposing the exposed resist 13 by the wet etching process. A resist pattern forming method of a semiconductor device, characterized in that to form a resist pattern by etching a portion except the portion.