KR960007408B1 - Stereo/dual voice checking system - Google Patents
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Abstract
Description
제 1 도는 종래의 스테레오/듀얼 음성 인식시스템의 블럭도를 나타내는 것이다.1 is a block diagram of a conventional stereo / dual speech recognition system.
제 2 도는 본 발명의 스테레오/듀얼 음성 인식시스템의 블럭도를 나타내는 것이다.2 shows a block diagram of a stereo / dual speech recognition system of the present invention.
제 3 도는 본 발명의 일실시예에 의한 스테레오/듀얼 음성 인식 회로를 나타내는 것이다.3 illustrates a stereo / dual voice recognition circuit according to an embodiment of the present invention.
제 4도a 및 제4도b는 제 3 도에 나타낸 회로의 각부의 출력을 시뮬레이션한 타이밍도들을 나타내는 것이다.4A and 4B show timing diagrams for simulating the output of each part of the circuit shown in FIG.
본 발명은 두개의 반송파를 사용하는 방송방식의 스테레오와 듀얼 음성을 인식하기 위한 시스템에 관한 것이다.The present invention relates to a system for recognizing broadcast stereo and dual voice using two carriers.
종래의 두개의 반송파를 사용하는 방송방식의 스테레오와 듀얼음성을 인식하기 위한 회로의 구성은 복잡하여 집적화시에 칩면적을 많이 차지하는 단점이 있었다. 또한, 상기와 같은 문제점을 해결하기 위하여 회로를 간략화 할 경우에 스테레오와 듀얼 음성의 인식 동작시에 오류가 발생하는 문제점이 있었다.Conventional circuits for recognizing stereo and dual voice using two carriers are complicated and have a disadvantage in that they occupy a large chip area when integrated. In addition, when the circuit is simplified to solve the above problems, there is a problem that an error occurs during the recognition operation of the stereo and dual voice.
제 1 도는 종래의 두개의 반송파를 사용하는 방송방식의 스테레오와 듀얼 음성을 인식하기 위한 회로의 블럭도를 나타내는 것이다.FIG. 1 is a block diagram of a circuit for recognizing stereo and dual voice in a broadcast method using two conventional carriers.
제 1 도에 있어서, 제 1 음성신호를 증폭하기 위한 제 1 중간 주파수 증폭기(10), 제 2 음성신호를 증폭하기 위한 제 2 중간 주파수 증폭기(20), 파이롯트 신호를 발생하기 위한 파이롯트 신호 발생수단(30), 상기 제 2 중간 주파수 증폭기(20)의 출력신호를 파이롯트 신호를 발생하여 필터링하기 위한 필터(40), 상기 필터(40)의 출력신호인 파이롯트 신호를 입력하여 크기신호를 검출하기 위한 AM검출수단(50), 276Hz의 주파수를 발진하는 전압 제어 발진기(60), 상기 크기 신호와 상기 전압 제어 발진기(60)의 출력신호를 입력하여 위상을 검출하기 위한 위상 검출수단(70), 상기 위상 검출수단(70)의 출력신호를 로우패스 필터링하기 위한 로우 패스 필터(80), 상기 전압 제어 발진기(60)의 출력신호를 입력하여 90도 위상 천이를 시키기 위한 90도 쉬프트 수단(90), 상기 크기신호와 상기 90도 쉬프트 수단(90)의 출력신호를 입력하여 위상을 검출하기 위한 위상 검출기(100), 150Hz의 주파수를 발생하기 위한 전압 제어 발진기(110), 상기 크기신호와 상기 전압 제어 발진기(110)의 출력신호를 입력하여 위상을 검출하기 위한 위상 검출 수단(120), 상기 위상 검출 수단(120)의 출력신호를 입력하여 로우 패스 필터링을 수행하여 상기 전압 제어 발진기(110)을 제어하기 위한 로우패스 필터(130), 상기 전압 제어 발진기(110)의 출력신호를 입력하여 90도 위상 천이를 수행하기 위한 90도 쉬프트 수단(140), 상기 크기신호와 상기 90도 쉬프트 수단(140)의 출력신호를 입력하여 위상을 검출하기 위한 위상 검출기(150), 상기 위상 검출기들(100,150)의 출력신호를 입력하여 비교하여 스테레오 음성신호인지 듀얼 음성신호 인지를 구분하기 위한 비교수단(160)으로 구성되어 있다.1, a first intermediate frequency amplifier 10 for amplifying a first speech signal, a second intermediate frequency amplifier 20 for amplifying a second speech signal, and a pilot signal generating means for generating a pilot signal. 30, a filter 40 for generating a pilot signal and filtering the output signal of the second intermediate frequency amplifier 20, and a pilot signal as an output signal of the filter 40 for inputting a magnitude signal to detect a magnitude signal; AM detecting means 50, voltage controlled oscillator 60 oscillating frequency of 276Hz, phase detecting means 70 for detecting a phase by inputting the magnitude signal and the output signal of the voltage controlled oscillator 60, A low pass filter 80 for low pass filtering the output signal of the phase detection means 70, a 90 degree shift means 90 for inputting the output signal of the voltage controlled oscillator 60 for a 90 degree phase shift, Above size A phase detector 100 for detecting a phase by inputting an arc and an output signal of the 90 degree shift means 90, a voltage controlled oscillator 110 for generating a frequency of 150 Hz, the magnitude signal and the voltage controlled oscillator ( Phase detection means 120 for detecting a phase by inputting an output signal of 110 and low pass filtering by inputting an output signal of the phase detection means 120 to control the voltage controlled oscillator 110. 90 degree shift means 140 for performing a 90 degree phase shift by inputting a low pass filter 130, an output signal of the voltage controlled oscillator 110, an output of the magnitude signal and the 90 degree shift means 140 Phase detector 150 for detecting a phase by inputting a signal, and comparison means 160 for discriminating whether a stereo voice signal or a dual voice signal is input by comparing and outputting the output signals of the phase detectors 100 and 150. It consists of.
상기 구성에서 로우패스 필터(80), 위상 검출수단(70), 전압 제어 발진기(60)과 로우패스 필터(130), 위상 검출수단(120), 전압 제어 발진기(110)의 구성은 위상을 동기시키기 위한 위상 동기루프의 구성을 가진다.In the above configuration, the configuration of the low pass filter 80, the phase detecting means 70, the voltage controlled oscillator 60 and the low pass filter 130, the phase detecting means 120, the voltage controlled oscillator 110 is synchronized with the phase. Has a configuration of a phase locked loop.
따라서, 종래의 회로 구성은 스테레오와 듀얼 음성을 구분하기 위한 회로의 구성이 매우 복잡하였다. 스테레오 음성을 검출하기 위하여 그리고 듀얼 음성을 검출하기 위한 동일한 회로구성을 가지고 있었다.Therefore, the conventional circuit configuration has a very complicated circuit configuration for distinguishing stereo and dual voice. It has the same circuit configuration for detecting stereo voice and for detecting dual voice.
따라서, 본 발명의 목적은 회로의 구성이 간단하여 집적화시에 칩면적을 줄일 수 있는 스테레오와 듀얼 음성 인식회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a stereo and dual voice recognition circuit that can simplify the circuit configuration and reduce the chip area at the time of integration.
또한, 본 발명의 다른 목적은 동작의 신뢰성을 증가시킬 수 있는 스테레오와 듀얼 음성 인식회로를 제공하는데 있다.In addition, another object of the present invention is to provide a stereo and dual voice recognition circuit that can increase the reliability of the operation.
이와같은 목적을 달성하기 위해 제 1 음성 신호에 의해 변조된 제 1 음성 반송파 및 제 2 음성 신호에 의해 변조된 제 2 음성 반송파를 입력하여, 스테레오 음성 전송 모드와 듀얼 음성 전송 모드를 식별하는 본 발명에 의한 스테레오/듀얼 음성 인식 시스템은, 상기 제 1 음성 반송파를 소정 레벨로 증폭하여 출력하는 제 1 증폭수단과, 상기 제 2 음성 반송파를 소정 레벨로 증폭하여 출력하는 제 2 증폭수단과, 상기 제 2 증폭수단으로부터 출력되는 신호로부터 파일롯트 신호를 검출하는 대역 통과 필터와, 검출된 상기 파일롯트 신호의 포락선을 검출하기 위한 AM검출수단과, 스테레오와 듀얼 음성에 해당하는 주파수를 전압제어신호에 응답하여 발진시켜 출력하는 전압 제어 발진기와, 상기 AM검출수단의 출력과 상기 전압 제어 발진기의 출력을 입력하여 위상을 검출하기 위한 위상 검출수단과, 상기 위상 검출수단의 출력신호를 입력하여 저역 통과 필터링하고, 필터링된 신호를 상기 전압제어신호로서 출력하는 저역 통과 필터와, 상기 전압 제어 발진기의 상기 스테레오와 듀얼 음성주파수에 해당하는 기간동안 기준신호 주파수를 계수하여 기준신호 주파수가 특정수로 계수되면 출력신호를 발생하기 위한 계수수단 및 상기 계수수단의 출력신호를 입력하여 스테레오와 듀얼 모드를 선택하기 위한 모드 선택수단으로 구성되어 있다.In order to achieve the above object, the present invention identifies a stereo voice transmission mode and a dual voice transmission mode by inputting a first voice carrier modulated by a first voice signal and a second voice carrier modulated by a second voice signal. The stereo / dual speech recognition system comprises: first amplifying means for amplifying and outputting the first voice carrier to a predetermined level, second amplifying means for amplifying and outputting the second voice carrier to a predetermined level, and the first A band pass filter for detecting a pilot signal from a signal output from the amplifying means, an AM detecting means for detecting an envelope of the detected pilot signal, and a frequency corresponding to stereo and dual audio in response to a voltage control signal Inputting the voltage controlled oscillator and the output of the AM detecting means and the output of the voltage controlled oscillator A phase detection means for detecting a phase, a low pass filter for inputting an output signal of the phase detection means for low pass filtering, and outputting a filtered signal as the voltage control signal, and the stereo and dual of the voltage controlled oscillator; When the reference signal frequency is counted by a certain number by counting the reference signal frequency during the period corresponding to the voice frequency, counting means for generating an output signal and mode selection for selecting stereo and dual mode by inputting the output signal of the counting means. It consists of means.
첨부된 도면을 참고로하여 본 발명의 스테레오와 듀얼 음성 인식회로를 설명하면 다음과 같다.Referring to the accompanying drawings, the stereo and dual voice recognition circuit of the present invention will be described.
제 2 도는 본 발명의 스테레오와 듀얼 음성 인식회로의 블럭도로서, 제 1 증폭수단(190), 제 2 증폭수단(200), 대역 통과 필터(210), AM검출수단(220), 전압 제어 발진기(230), 위상 검출수단(240), 저역 통과필터(250), 계수기(260) 및 로드 선택수단(270)으로 구성되어 있다.2 is a block diagram of the stereo and dual speech recognition circuit of the present invention, wherein the first amplifying means 190, the second amplifying means 200, the band pass filter 210, the AM detecting means 220, the voltage controlled oscillator. 230, the phase detecting means 240, the low pass filter 250, the counter 260 and the rod selecting means 270.
제 2 도에 도시된 제 1 및 제 2 증폭수단(190 및 200)은 입력단자 IN을 통해 제 1 및 제 2 음성 신호에 의해 변조된 제 1 및 제 2 음성 반송파를 각각 입력하여 소정 레벨로 증폭하고, 증폭된 신호를 출력단자 OUT1 및 대역 통과 필터(210)로 각각 출력한다. AM검출수단(220)은 대역통과 필터(210)에서 검출된 파일롯트(pilot)신호의 포락선을 검출후 위상 검출수단(240)으로 출력한다. AM검출수단(220)의 출력과 전압 제어발진기(230)의 출력을 입력하여 위상을 검출하는 위상 검출수단(240)으로부터 출력되는 신호는 저역통과 필터(250)에서 저역 통과 필터링된 후, 전압 제어신호로서 전압 제어 발진기(230)로 출력된다.The first and second amplifying means 190 and 200 shown in FIG. 2 input the first and second voice carriers modulated by the first and second voice signals through the input terminal IN, respectively, and amplify them to a predetermined level. The amplified signal is output to the output terminal OUT1 and the band pass filter 210, respectively. The AM detecting unit 220 outputs the envelope of the pilot signal detected by the band pass filter 210 to the phase detecting unit 240 after the detection. The signal output from the phase detection means 240 for detecting the phase by inputting the output of the AM detecting means 220 and the output of the voltage controlled oscillator 230 is low pass filtered by the low pass filter 250, and then the voltage control. It is output to the voltage controlled oscillator 230 as a signal.
전압 제어 발진기(230)는 전압 제어신호에 응답하여 스테레오와 듀얼 음성에 해당하는 주파수를 발진시켜 위상 검출수단(240) 및 계수기(260)로 출력한다. 계수기(260)는 전압 제어 발진기(230)의 스테레오와 듀얼 음성주파수에 해당하는 기간동안 기준신호 주파수를 계수하여 기준신호 주파수가 특정수로 계수되면 출력신호를 발생한다. 여기서, 기준 신호 주파수는 한국형인 경우, 150 또는 276Hz중의 하나이다. 모드 선택수단(270)은 계수기(260)의 출력신호를 입력하여 스테레오 모드와 듀얼 모드를 선택하고, 출력단자 OUT2를 통해 선택된 모드를 출력한다.The voltage controlled oscillator 230 oscillates a frequency corresponding to stereo and dual voice in response to the voltage control signal and outputs the frequency to the phase detecting means 240 and the counter 260. The counter 260 counts the reference signal frequency for a period corresponding to the stereo and dual voice frequencies of the voltage controlled oscillator 230 and generates an output signal when the reference signal frequency is counted by a specific number. Here, the reference signal frequency is one of 150 or 276 Hz in the Korean type. The mode selecting unit 270 inputs the output signal of the counter 260 to select the stereo mode and the dual mode, and outputs the selected mode through the output terminal OUT2.
제 3 도는 본 발명의 스테레오와 듀얼 음성을 인식하기 위한 일실시예의 회로를 나타내는 것이다.3 shows a circuit of one embodiment for recognizing stereo and dual voice of the present invention.
제 3 도에 있어서, 버퍼(300)는 일반적인 증폭기의 출력단자를 네거티브 입력단자에 연결하여 전압 버퍼를 구성하고 있으며 트랜지스터(Q1)의 베이스는 바이어스 레벨의 전압(VBPFIN)이 인가되나 트랜지스터(Q5)의 에미터 출력을 바이어스 레벨의 전압(VBPFIN)인 트랜지스터(Q6)의 베이스 전압과 DC전압 바이어스 값을 유지하도록 한다.3, the buffer 300 connects the output terminal of a general amplifier to the negative input terminal to form a voltage buffer. The base of the transistor Q1 is supplied with a bias level voltage V BPFIN , but the transistor Q5. The emitter output of the circuit is maintained at the base voltage and the DC voltage bias value of the transistor Q6, which is the voltage of the bias level (V BPFIN ).
제 2 중간 주파수 증폭수단(200)은 증폭기의 출력단자와 네거티브 입력단자 사이에 저항(R6)을 연결하고 상기 증폭기의 네거티브 입력단자에 저항(R5)의 일방과 상기 버퍼(300)의 출력단자를 연결하고 상기 저항(R5)의 타방과 접지전압 사이에 인가되는 바이어스 전압(VBIAS)원으로 구성되어 있다.The second intermediate frequency amplifying means 200 connects a resistor R6 between the output terminal of the amplifier and the negative input terminal and connects one of the resistors R5 and the output terminal of the buffer 300 to the negative input terminal of the amplifier. And a bias voltage (V BIAS ) source connected between the other of the resistor (R5) and the ground voltage.
상기 구성에 따른 동작은 다음과 같다.The operation according to the configuration is as follows.
트랜지스터(Q6)의 베이스에 55KHz의 AM변조 파형(150Hz 또는 276Hz)을 인가하고 출력단자인 트랜지스터(Q9)의 증폭된 신호를 출력한다 .트랜지스터(Q9)의 에미터 저항(REX1)은 증폭기의 출력의 DC레벨을 상승시키기 위한 것이다. 전압(VBPFIN)의 DC전압과 버퍼(300)의 출력단자의 DC전압이 동일하므로 출력은 AC전압이 저항(R5)를 저항(R6)로 나눈만큼 증폭이 된다.An AM modulated waveform (150 Hz or 276 Hz) of 55 KHz is applied to the base of the transistor Q6, and an amplified signal of the transistor Q9, which is an output terminal, is output. The emitter resistor REX1 of the transistor Q9 is an output of the amplifier. To increase the DC level. Since the DC voltage of the voltage V BPFIN is equal to the DC voltage of the output terminal of the buffer 300, the output is amplified by the AC voltage divided by the resistor R5 divided by the resistor R6.
AM검출기(220)는 상기 증폭수단(200)의 출력신호를 입력하는 베이스와 전원전압이 인가되는 콜렉터를 가진 트랜지스터(Q12), 상기 트랜지스터(Q12)의 콜렉터와접지전압에 연결된 캐패시터(C), 전원전압에 연결된 소오스 전극과 게이트 전극과 공통 접속된 드레인 전극을 가진 PMOS트랜지스터(MP105), 상기 PMOS트랜지스터(MP105)의 게이트 전극에 연결된 게이트 전극과 전원전압에 연결된 소오스 전극을 가진 PMOS트랜지스터(MP106), 상기 PMOS트랜지스터(MP105)의 드레인 전극에 연결된 콜렉터와 상기 트랜지스터(Q12)의 에미터에 연결된 베이스를 가진 트랜지스터(Q13), 상기 PMOS트랜지스터(MP106)의 드레인 전극에 연결된 베이스와 전원전압에 연결된 콜렉터와 상기 트랜지스터(Q13)의 에미터에 연결된 에미터를 가진 트랜지스터(Q14), 상기 트랜지스터(Q14)의 에미터에 연결된 콜렉터와 기준전압(VREF)이 인가되는 베이스를 가진 트랜지스터(Q15), 상기 트랜지스터(Q15)의 에미터에 연결된 일방과 접지전압에 연결된 저항(R7)으로 구성되어 있다.The AM detector 220 includes a transistor Q12 having a base for inputting the output signal of the amplifying means 200 and a collector to which a power supply voltage is applied, a capacitor C connected to the collector and the ground voltage of the transistor Q12, PMOS transistor MP105 having a source electrode connected to a power supply voltage and a drain electrode commonly connected to a gate electrode, PMOS transistor MP106 having a gate electrode connected to a gate electrode of the PMOS transistor MP105 and a source electrode connected to a power supply voltage. A transistor (Q13) having a collector connected to the drain electrode of the PMOS transistor (MP105) and a base connected to the emitter of the transistor (Q12), a base connected to the drain electrode of the PMOS transistor (MP106) and a collector connected to a power supply voltage. A transistor Q14 having an emitter connected to the emitter of the transistor Q13, an emitter connected to the emitter of the transistor Q14 It consists of a selector and a reference voltage (V REF) resistor (R7) connected to one and the ground voltage is connected to the emitter of the transistor (Q15), the transistor (Q15) having a base to which is applied.
상기 구성에 따른 동작은 다음과 같다.The operation according to the configuration is as follows.
트랜지스터(Q12)의 베이스에 인가된 증폭된 전압(VBPFIN)에서 캐패시터(C2)의 충방전을 통하여 크기를 검출하여 55KHz성분에 실린 크기신호를 트랜지스터(Q14)의 에미터에서 발생한다.The magnitude is detected by charging and discharging of the capacitor C2 at the amplified voltage V BPFIN applied to the base of the transistor Q12, and a magnitude signal loaded in a 55 KHz component is generated at the emitter of the transistor Q14.
증폭된(310)은 상기 AM검출기(220)의 출력신호를 입력하는 포지티브 입력단자와 증폭기의 네거티브 입력단자와 접지전압사이에 직렬 연결된 저항(R10)과 칩의 외부에 연결되는 외부 캐패시터(C), 증폭기의 네거티브 단자와 출력단자사이에 연결되는 저항(R9)로 구성되어 있다.Amplified 310 is a resistor (R10) connected in series between the positive input terminal for inputting the output signal of the AM detector 220, the negative input terminal of the amplifier and the ground voltage and the external capacitor (C) connected to the outside of the chip It consists of a resistor (R9) connected between the negative terminal of the amplifier and the output terminal.
상기 구성에 따른 동작은 다음과 같다.The operation according to the configuration is as follows.
제4a-c도는 증폭기(310)의 동작을 설명하기 위한 파형을 나타내는 것이다. 상기 증폭기(310)는 크기신호의 검출된 정도에 따라 DC바이어스 전압이 제4a-c도에 나타낸 바와 같이 변화한다.4A-C show waveforms for explaining the operation of the amplifier 310. The amplifier 310 varies in DC bias voltage as shown in FIGS. 4A-C according to the detected degree of the magnitude signal.
레벨 쉬프터(320)는 전압전압과 접지전압사이에 연결된 직렬 연결된 저항들(R13,R12), 전원전압에 연결된 소오스 전극과 게이트 전극과 공통접속된 드레인 전극을 가진 PMOS트랜지스터(MP109), 상기 PMOS트랜지스터(109)의 게이트 전극에 연결된 게이트 전극과 전원전압에 연결된 소오스 전극을 가진 PMOS트랜지스터(MP111), 상기 전원전압이 인가되는 소오스 전극과 게이트 전극과 공통 접속된 드레인 전극을 가진 PMOS트랜지스터(MP110), 상기 PMOS트랜지스터(MP109)의 드레인 전극에 연결된 콜렉터와 상기 저항들(R12,R13)의 공통 접속접에 연결된 베이스를 가진 트랜지스터(Q21), 상기 PMOS트랜지스터(MP110)의 드레인 전극에 연결된 콜렉터를 가진 트랜지스터(Q22), 상기 트랜지스터들(Q21,Q22)의 에미터사이에 연결된 저항들(R14,R15), 상기 저항들(R14,R15)의 공통점에 연결된 콜렉터와 상기 기준전압이 인가되는 베이스를 가진 트랜지스터(Q23), 상기 트랜지스터(Q23)의 에미터와 접지전압사이에 연결된 저항(R16), 전원전압에 연결된 소오스 전극과 상기 PMOS트랜지스터(MP110)의 게이트 전극에 연결된 게이트 전극을 가진 PMOS트랜지스터(MP112), 상기 PMOS트랜지스터(MP111)의 드레인 전극에 연결된 콜렉터와 접지전압에 연결된 에미터를 가진 트랜지스터(Q25), 상기 PMOS트랜지스터(MP112)의 드레인 전극에 연결된 콜렉터와 베이스와 접지전압에 연결된 에미터를 가진 트랜지스터(Q26), 상기 PMOS트랜지스터(MP111)의 드레인 전극에 연결된 베이스와 접지전압에 연결된 에미터를 가진 트랜지스터(Q24), 제 2 전원 전압과 상기 트랜지스터(Q24)의 콜렉터사이에 연결된 저항(R17)으로 구성되어 있다. 또한, 상기 구성과 동일한 구성을 종속 접속하여 구성되어 있다.The level shifter 320 includes a PMOS transistor MP109 having series connected resistors R13 and R12 connected between a voltage voltage and a ground voltage, a source electrode connected to a power supply voltage, and a drain electrode commonly connected to a gate electrode, and the PMOS transistor. A PMOS transistor (MP111) having a gate electrode connected to a gate electrode of 109 and a source electrode connected to a power supply voltage, a PMOS transistor (MP110) having a drain electrode commonly connected to a source electrode and a gate electrode to which the power supply voltage is applied, A transistor having a collector connected to the drain electrode of the PMOS transistor MP109 and a base connected to the common connection of the resistors R12 and R13 and a collector connected to the drain electrode of the PMOS transistor MP110 Q22, resistors R14 and R15 connected between emitters of the transistors Q21 and Q22, and collectors connected to a common point of the resistors R14 and R15. A transistor Q23 having a base to which the reference voltage is applied, a resistor R16 connected between an emitter of the transistor Q23 and a ground voltage, a source electrode connected to a power supply voltage, and a gate electrode of the PMOS transistor MP110; A PMOS transistor (MP112) having a gate electrode connected thereto, a collector connected to the drain electrode of the PMOS transistor (MP111), a transistor (Q25) having an emitter connected to the ground voltage, and a collector connected to the drain electrode of the PMOS transistor (MP112); A transistor Q26 having an emitter connected to a base and a ground voltage, a transistor Q24 having an emitter connected to a ground and a base connected to the drain electrode of the PMOS transistor MP111, a second power supply voltage and the transistor Q24 It consists of a resistor (R17) connected between collectors. The same configuration as that described above is cascaded.
상기 구성에 따른 동작을 설명하면 다음과 같다.The operation according to the above configuration is as follows.
트랜지스터(Q22)의 베이스에 인가되는 전압이 바이어스 전압인 트랜지스터(Q21)의 베이스 전압과 비교하여 하이/로우 인것을 트랜지스터(Q24)의 콜렉터에 걸리는 전압은 0V에서 5V로 스윙하도록 한다. 레벨을 쉬프트하는 기능을 한다.The voltage applied to the collector of transistor Q24 swings from 0V to 5V so that the voltage applied to the base of transistor Q22 is high / low compared to the base voltage of transistor Q21, which is a bias voltage. This function shifts the level.
기준 전압 발생수단(330)은 전원전압에 연결된 일방을 가진 저항(R18), 상기 저항(R18)의 타방에 연결된 베이스와 콜렉터를 가진 트랜지스터(Q28), 상기 트랜지스터(Q28)의 에미터에 연결된 베이스와 콜렉터를 가진 트랜지스터(Q29), 상기 트랜지스터(Q29)의 에미터에 연결된 베이스와 콜렉터를 가진 트랜지스터(Q30), 전원전압에 연결된 콜렉터와 상기 저항(R18)의 타방에 연결된 베이스를 가진 트랜지스터(Q27), 상기 트랜지스터(Q27)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q30)의 베이스에 연결된 베이스와 접지전압에 연결된 에미터를 가진 트랜지스터(Q31)로 구성되어 있다.The reference voltage generating means 330 includes a resistor R18 having one end connected to a power supply voltage, a transistor Q28 having a base and a collector connected to the other of the resistor R18, and a base connected to an emitter of the transistor Q28. A transistor Q29 having a and collector, a base connected to an emitter of the transistor Q29, a transistor Q30 having a collector, a transistor Q27 having a collector connected to a power supply voltage and a base connected to the other of the resistor R18 And a transistor Q31 having a collector connected to the emitter of the transistor Q27, a base connected to the base of the transistor Q30, and an emitter connected to the ground voltage.
상기 구성에 따른 동작을 설명하면 다음과 같다.The operation according to the above configuration is as follows.
단순히 기준 전압을 발생하는 기능을 한다.It simply functions to generate a reference voltage.
레벨 쉬프트 수단(340)은 전압전압에 연결된 베이스와 콜렉터를 가진 트랜지스터(Q32), 상기 트랜지스터(Q32)의 에미터와 연결된 베이스와 콜렉터를 가진 트랜지스터(Q33), 상기 트랜지스터(Q33)의 에미터에 연결된 베이스와 콜렉터를 가진 트랜지스터(Q34), 상기 트랜지스터(Q34)의 에미터에 연결된 베이스와 콜렉터를 가진 트랜지스터(Q35), 상기 트랜지스터(Q35)의 에미터에 연결된 베이스와 콜렉터를 가진 트랜지스터(Q36), 상기 트랜지스터(Q36)의 에미터에 연결된 일방을 가진 저항들(R19,R20), 상기 저항(R19)의 타방에 연결된 콜렉터와 상기 AM검출수단(220)의 출력신호를 입력하는 베이스를 가진 트랜지스터(Q37), 상기 저항(R20)의 타방에 연결된 콜렉터와 상기 AM검출수단(220)의 저항(R10)의 타방에 연결된 베이스와 상기 트랜지스터(Q37)의 에미터에 연결된 에미터를 가진 트랜지스터(Q38), 상기 트랜지스터들(Q37,Q38)의 에미터 공통점과 접지전압사이에 연결된 저항(R21), 상기 전원전압에 연결된 일방을 가진 저항(R22), 상기 저항(R22)의 타방에 연결된 콜렉터와 접지전압에 연결된 에미터를 가진 트랜지스터(Q42), 전원전압에 연결된 소오스 전극을 가진 PMOS트랜지스터(MP113), 상기 PMOS트랜지스터(MP113)의 베이스에 연결된 베이스와 전원전압에 연결된 소오스 전극과 게이트 전극과 공통접속된 드레일 전극을 가진 PMOS트랜지스터(MP114), 상기 PMOS트랜지스터(MP114)의 드레인 전극에 연결된 소오스 전극과 상기 PMOS트랜지스터(MP113)의 드레인 전극에 연결된 게이트 전극을 가진 PMOS트랜지스터(MP115), 전원전압에 연결된 소오스 전극과 상기 트랜지스터(Q40)의 콜렉터에 연결된 드레인 전극을 가진 PMOS트랜지스터(MP116), 상기 트랜지스터(Q42)의 베이스에 연결된 베이스와 접지전압에 연결된 콜렉터를 가진 트랜지스터(Q43), 상기 트랜지스터(Q42)의 콜렉터에 연결된 베이스와 상기 트랜지스터(Q43)의 콜렉터에 연결된 에미터와 상기 트랜지스터(Q39,Q40)의 에미터 공통점에 연결된 콜렉터를 가진 트랜지스터(Q41), 상기 PMOS트랜지스터(MP115)의 드레인 전극에 연결된 콜렉터와 접지전압에 연결된 에미터를 가진 트랜지스터(Q44), 전원전압에 연결된 콜렉터와 상기 PMOS트랜지스터(MP115)의 드레인 전극에 연결된 베이스와 상기 트랜지스터(Q44)의 베이스에 연결된 에미터를 가진 트랜지스터(Q45), 상기 트랜지스터(Q45)의 콜렉터에 연결된 콜렉터와 전원전압에 연결된 콜렉터를 가진 트랜지스터(Q46), 상기 PMOS트랜지스터(MP116)의 게이트에 연결된 게이트 전극과 드레인 전극과 전원전압에 연결된 소오스 전극을 가진 PMOS트랜지스터(MP117), 상기 PMOS트랜지스터(MP116)의 드레인 전극에 연결된 게이트 전극과 상기 PMOS트랜지스터(MP117)의 드레인 전극에 연결된 소오스 전극과 상기 트랜지스터(Q46)의 베이스에 연결된 에미터 전극을 가진 PMOS트랜지스터(MP118), 상기 트랜지스터(Q46)의 베이스에 연결된 콜렉터와 상기 트랜지스터(Q46)의 에미터에 연결된 베이스와 접지전압에 연결된 에미터를 가진 트랜지스터(Q47)로 구성되어 있다.The level shifting means 340 includes a transistor Q32 having a base and a collector connected to a voltage, a transistor Q33 having a base and a collector connected to an emitter of the transistor Q32, and an emitter of the transistor Q33. A transistor Q34 having a base and a collector connected, a transistor Q35 having a base and a collector connected to an emitter of the transistor Q34, a transistor Q36 having a base and a collector connected to an emitter of the transistor Q35 A transistor having one of the resistors R19 and R20 connected to an emitter of the transistor Q36, a collector connected to the other of the resistor R19, and a base for inputting an output signal of the AM detecting unit 220; Q37, a collector connected to the other of the resistor R20, a base connected to the other of the resistor R10 of the AM detecting unit 220, and an emitter connected to the emitter of the transistor Q37. A transistor Q38, a resistor R21 connected between the emitter common point of the transistors Q37 and Q38 and a ground voltage, a resistor R22 having one connected to the power supply voltage, and a resistor R22 connected to the other of the resistor R22 A transistor Q42 having an emitter connected to a collector and a ground voltage, a PMOS transistor MP113 having a source electrode connected to a power supply voltage, a source electrode and a gate electrode connected to a base connected to a base of the PMOS transistor MP113, and a power supply voltage A PMOS transistor (MP114) having a rail electrode connected in common to the PMOS transistor (MP114), a PMOS transistor (MP115) having a source electrode connected to the drain electrode of the PMOS transistor (MP114) and a gate electrode connected to the drain electrode of the PMOS transistor (MP113), PMOS transistor MP116 and transistor Q42 having a source electrode connected to a power supply voltage and a drain electrode connected to a collector of transistor Q40. A transistor Q43 having a base connected to a base and a collector connected to a ground voltage, an emitter connected to a base connected to the collector of the transistor Q42 and a collector of the transistor Q43, and an emitter of the transistors Q39 and Q40 A transistor Q41 having a collector connected to a common point, a collector connected to a drain electrode of the PMOS transistor MP115, a transistor Q44 having an emitter connected to a ground voltage, a collector connected to a power supply voltage, and a PMOS transistor MP115 A transistor Q45 having a base connected to a drain electrode and an emitter connected to the base of the transistor Q44, a transistor Q46 having a collector connected to a collector of the transistor Q45 and a collector connected to a power supply voltage, and the PMOS transistor The gate electrode connected to the gate of (MP116) and the drain electrode and the source electrode connected to the power supply voltage PMOS transistor MP117, a PMOS transistor having a gate electrode connected to the drain electrode of the PMOS transistor MP116, a source electrode connected to the drain electrode of the PMOS transistor MP117, and an emitter electrode connected to the base of the transistor Q46. (MP118), a transistor Q47 having a collector connected to the base of the transistor Q46, a base connected to the emitter of the transistor Q46, and an emitter connected to the ground voltage.
상기 AM검출수단(220)의 출력신호를 다음단의 스위칭 신호로 레벨 쉬프트시키는 기능을 한다.Level shifting the output signal of the AM detecting means 220 to the next switching signal.
위상 검출 수단(240)은 전원전압에 연결된 일방을 가진 저항(R23), 상기 저항(R23)의 타방에 연결된 콜렉터를 가진 트랜지스터(Q49), 상기 트랜지스터(Q49)의 콜렉터에 연결된 콜렉터와 상기 기준전압 발생수단(330)의 트랜지스터(Q27)의 에미터에 연결된 베이스를 가진 트랜지스터(Q50), 상기 트랜지스터(Q49)의 콜렉터에 연결된 콜렉터와 상기 트랜지스터(Q50)의 베이스에 연결된 베이스를 가진 트랜지스터(Q51), 전원전압에 연결된 일방을 가진 저항(R24), 상기 저항(R24)의 타방에 연결된 콜렉터와 상기 트랜지스터(Q51)의 에미터에 연결된 에미터와 상기 트랜지스터(Q49)의 베이스와 상기 레벨 쉬프트 수단(320)의 트랜지스터(Q22)의 베이스에 연결된 베이스를 가진 트랜지스터(Q52), 상기 트랜지스터(Q50)의 에미터에 연결된 콜렉터와 접지전압에 연결된 에미터와 상기 레벨 쉬프트 수단(340)의 트랜지스터(Q47)의 베이스에 연결된 베이스를 가진 트랜지스터(Q48), 상기 트랜지스터(Q51)의 에미터에 연결된 콜렉터와 상기 레벨 쉬프트 수단(340)의 트랜지스터(Q44)의 베이스에 연결된 베이스와 접지전압에 연결된 에미터를 가진 트랜지스터(Q53)으로 구성되어 있다.The phase detecting means 240 includes a resistor R23 having one end connected to a power supply voltage, a transistor Q49 having a collector connected to the other of the resistor R23, a collector connected to the collector of the transistor Q49 and the reference voltage. A transistor Q50 having a base connected to the emitter of the transistor Q27 of the generating means 330, a transistor Q51 having a collector connected to the collector of the transistor Q49 and a base connected to the base of the transistor Q50 A resistor (R24) connected to a power supply voltage, a collector connected to the other of the resistor (R24), an emitter connected to an emitter of the transistor (Q51), a base of the transistor (Q49), and the level shifting means ( Transistor Q52 having a base connected to the base of transistor Q22 of 320, a collector connected to the emitter of transistor Q50, an emitter connected to ground voltage and the level A transistor Q48 having a base connected to the base of the transistor Q47 of the shift means 340, a collector connected to the emitter of the transistor Q51 and a base of the transistor Q44 of the level shift means 340. It consists of a transistor (Q53) with an emitter connected to its base and ground voltage.
상기 레벨 쉬프트 수단(340)의 출력신호와 전압 제어 제어기(230)의 발진 주파수와 상기 기준 전압 발생 수단(330)의 기준신호를 입력하여 EXOR의 연산을 수행한다. 출력신호는 트랜지스터(Q52)의 콜렉터에서 펄스성의 신호로서 발생한다.The output signal of the level shifting means 340, the oscillation frequency of the voltage control controller 230, and the reference signal of the reference voltage generating means 330 are input to perform an operation of EXOR. The output signal is generated as a pulsed signal at the collector of transistor Q52.
저역 통과 필터(250)는 상기 위상 검출수단(240)의 트랜지스터(Q52)의 콜렉터에 연결된 일방을 가진 저항(R25)로 구성되어 있다. 본 회로는 칩내부에 집적화되는 부분만을 나타낸 것이기 때문에 저항만 나타낸 것이고 패트 41에 캐패시터를 연결하여 저역 통과 필터를 구성한다.The low pass filter 250 is composed of a resistor R25 having one side connected to the collector of the transistor Q52 of the phase detection means 240. Since this circuit shows only the portion integrated inside the chip, only resistance is shown and a low pass filter is formed by connecting a capacitor to the pad 41.
상기 저역 통과 필터(250)는 상기 위상 검출수단(240)의 출력신호에 실린 펄스성의 에러 전압을 필터링하여 전압 제어 발진기(230)의 발진 주파수를 제어하는 기능을 한다.The low pass filter 250 controls the oscillation frequency of the voltage controlled oscillator 230 by filtering the pulse voltage error voltage carried on the output signal of the phase detection means 240.
전압 제어 발진기(230)는 상기 위상 검출수단(240)의 트랜지스터(Q52)의 베이스에 연결된 콜렉터를 가진 트랜지스터(Q57), 상기 트랜지스터(Q52)의 콜렉터와 상기 트랜지스터(Q57)의 에미터사이에 연결되고 그 공통점이 상기 트랜지스터(Q52)의 베이스에 연결된 저항들(R27,R28), 상기 트랜지스터(Q57)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R29), 전원전압에 연결된 콜렉터를 가진 트랜지스터(Q56), 상기 트랜지스터(Q56)의 에미터에 연결된 일방과 상기 트랜지스터(Q57)의 콜렉터에 연결된 타방을 가진 저항(R26), 전원전압에 연결된 소오스 전극과 상기 트랜지스터(Q56)의 베이스에 연결된 드레인 전극을 가진 PMOS트랜지스터(MP119), 전원전압에 연결된 소오스 전극과 상기 PMOS트랜지스터(MP119)의 게이트 전극에 연결된 게이트 전극과 드레인 전극을 가진 PMOS트랜지스터(MP120), 전원전압에 연결된 소오스 전극과 게이트 전극과 공통 접속된 드레인 전극을 가진 PMOS트랜지스터(MP121), 전원전압에 연결된 소오스 전극과 상기 PMOS트랜지스터(MP121)의 게이트 전극에 연결된 게이트 전극과 상기 PMOS트랜지스터(MP120)의 드레인 전극에 연결된 드레인 전극을 가진 PMOS트랜지스터(MP122), 전원전압과 접지전압사이에 직렬 연결된 저항들(R33,R30), 상기 PMOS트랜지스터(MP121)의 드레인 전극에 연결된 콜렉터와 상기 저항들(R33,R30)공통 접속점에 연결된 베이스를 가진 트랜지스터(Q58), 상기 트랜지스터(Q58)의 에미터에 연결된 베이스와 상기 트랜지스터(Q58)의 콜렉터에 연결된 콜렉터를 가진 트랜지스터(Q59), 상기 PMOS트랜지스터(MP122)의 드레인 전극에 연결된 콜렉터를 가진 트랜지스터(Q61), 상기 트랜지스터(Q61)의 콜렉터에 연결된 콜렉터와 상기 트랜지스터(Q61)의 에미터에 연결된 베이스와 상기 트랜지스터(Q59)의 에미터에 연결된 에미터를 가진 트랜지스터(Q60), 상기 기준 전압 발생수단(330)의 트랜지스터(Q31)의 베이스에 연결된 베이스와 상기 트랜지스터(Q60)의 에미터에 연결된 콜렉터를 가진 트랜지스터(Q62), 상기 트랜지스터(Q62)의 에미터와 접지전압사이에 연결된 저항(R31), 상기 트랜지스터(Q61)의 베이스에 연결된 에미터와 베이스와 공통 접속된 콜렉터를 가진 트랜지스터(Q63), 상기 트랜지스터(Q63)의 베이스에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q64), 상기 트랜지스터(Q61)의 베이스에 연결된 콜렉터와 상기 트랜지스터(Q64)의 에미터에 연결된 베이스를 가진 트랜지스터(Q66), 상기 트랜지스터(Q66)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q67), 상기 트랜지스터(Q66)의 베이스에 연결된 콜렉터와 상기 트랜지스터(Q67)의 베이스와 에미터에 각각 연결된 베이스와 에미터를 가진 트랜지스터(Q68), 상기 트랜지스터(Q68)의 에미터에 연결된 콜렉터와 접지전압에 연결된 에미터와 상기 트랜지스터(Q57)의 에미터에 연결된 베이스를 가진 트랜지스터(Q69), 상기 저항들(R30,R33)의 공통과 상기 트랜지스터(Q68)의 에미터사이에 연결된 저항(R32), 전원전압에 연결된 일방을 가진 저항(R34), 상기 저항(R34)의 타방에 연결된 소오스 전극과 상기 트랜지스터(Q63)의 콜렉터에 연결된 드레인 전극을 가진 PMOS트랜지스터(MP123), 전원전압에 연결된 일방을 가진 저항(R35), 상기 저항(R35)의 타방에 연결된 소오스 전극과 상기 PMOS트랜지스터(MP123)의 게이트 전극에 연결된 게이트 전극과 드레인 전극을 가진 PMOS트랜지스터(MP124), 상기 저역 통과 필터(250)의 타방에 연결된 베이스와 상기 PMOS트랜지스터(MP124)의 드레인 전극에 연결된 콜렉터와 패드 43과 연결된 에미터를 가진 트랜지스터(Q65)로 구성되어 있다.The voltage controlled oscillator 230 is connected between a transistor Q57 having a collector connected to the base of the transistor Q52 of the phase detecting means 240, a collector of the transistor Q52 and an emitter of the transistor Q57. And the resistors R27 and R28 connected to the base of the transistor Q52, one resistor connected to the emitter of the transistor Q57, the other resistor R29 connected to the ground voltage, and a collector connected to the power supply voltage. A transistor (Q56) having a transistor; a resistor (R26) having one connected to an emitter of the transistor (Q56) and the other connected to a collector of the transistor (Q57); a source electrode connected to a power supply voltage; and a base of the transistor (Q56). A PMOS transistor (MP119) having a drain electrode connected thereto, a source electrode connected to a power supply voltage, and a gate electrode and a drain electrode connected to the gate electrode of the PMOS transistor (MP119). The PMOS transistor MP120 includes a source PMOS transistor MP121 having a source electrode connected to a power supply voltage and a drain electrode commonly connected to the gate electrode, a source electrode connected to a power supply voltage, and a gate electrode connected to the gate electrode of the PMOS transistor MP121. And a PMOS transistor MP122 having a drain electrode connected to the drain electrode of the PMOS transistor MP120, resistors R33 and R30 connected in series between a power supply voltage and a ground voltage, and a drain electrode of the PMOS transistor MP121. A transistor Q58 having a collector and a base connected to the common connection point of the resistors R33 and R30, a transistor Q59 having a base connected to the emitter of the transistor Q58 and a collector connected to the collector of the transistor Q58 A transistor (Q61) having a collector connected to the drain electrode of the PMOS transistor (MP122), connected to a collector of the transistor (Q61) A transistor Q60 having a collector and a base connected to the emitter of the transistor Q61 and an emitter connected to the emitter of the transistor Q59, and a base of the transistor Q31 of the reference voltage generating means 330. A transistor Q62 having a base connected to it and a collector connected to the emitter of the transistor Q60, a resistor R31 connected between the emitter of the transistor Q62 and a ground voltage, and an emi connected to the base of the transistor Q61. Transistor Q63 having a collector connected in common with the base and the base, a transistor Q64 having a collector and a base connected to the base of the transistor Q63, a collector connected to the base of the transistor Q61 and the transistor Q64 A transistor Q66 having a base connected to the emitter of the transistor, a transistor Q67 having a collector and a base connected to the emitter of the transistor Q66, the transistor A transistor Q68 having a collector connected to the base of the transistor Q66, a base and an emitter connected to the base and the emitter of the transistor Q67, and a collector connected to the emitter of the transistor Q68 and a ground voltage A transistor Q69 having a emitter and a base connected to the emitter of the transistor Q57, a resistor R32 connected between a common of the resistors R30 and R33 and an emitter of the transistor Q68, a power supply voltage PMOS transistor MP123 having a resistor R34 having one end connected to the source, a source electrode connected to the other side of the resistor R34 and a drain electrode connected to the collector of the transistor Q63, and a resistor having one side connected to a power supply voltage ( R35), a PMOS transistor MP124 having a source electrode connected to the other side of the resistor R35, a gate electrode connected to the gate electrode of the PMOS transistor MP123, and a drain electrode; And it consists of a transistor (Q65) having an emitter connected to the collector and the pad 43 connected to the drain electrode of the PMOS transistor and the base (MP124) connected to the other of the filter 250.
패드 42에 연결된 캐패시터의 충전과 방전으로 위상 검출 수단(240)의 트랜지스터들(Q52,Q49)의 베이스에 발진 주파수를 인가한다. 저역 통과 필터(250)의 저항(R25)를 통과한 출력신호가 트랜지스터(Q65)의 베이스에 에러 전압을 인가하여 패드 42에 연결된 캐패시터의 전류값을 변화시켜 전압 제어 발진기(230)의 발진 주파수가 변화하여 에러 전압에 의해서 입력과 동기되는 주파수로 맞추어지게 된다. 이와같이 전압 제어 발진기(230)의 동기된 주파수가 레벨 쉬프트 수단(320)의 트랜지스터(Q22)의 베이스에 입력이 되며 이 신호는 입력 크기신호의 주파수와 같은 발진 주파수가 된다. 상기 발진 주파수를 계수기를 사용하여 계수하여 150Hz와 276Hz 구별하는 것이 가능하다.The oscillation frequency is applied to the bases of the transistors Q52 and Q49 of the phase detection unit 240 by charging and discharging the capacitor connected to the pad 42. The output signal passing through the resistor R25 of the low pass filter 250 applies an error voltage to the base of the transistor Q65 to change the current value of the capacitor connected to the pad 42 so that the oscillation frequency of the voltage controlled oscillator 230 is increased. It is changed and adjusted to the frequency synchronized with the input by the error voltage. As such, the synchronized frequency of the voltage controlled oscillator 230 is input to the base of the transistor Q22 of the level shifting means 320, and this signal becomes an oscillation frequency equal to the frequency of the input magnitude signal. It is possible to distinguish between 150 Hz and 276 Hz by counting the oscillation frequency using a counter.
본 실시예에서는 디지탈 회로로 구성된 계수기 부분은 제외한 아날로그 부분의 회로만 나타내었다. 왜냐하면 계수기 부분은 일반적인 카운터로 구성이 되기 때문이다. 또한, 상기 실시예에서 PNP트랜지스터로 구현된 것을 MOS트랜지스터로 변환하여 구성할 수도 있다.In this embodiment, only the circuit of the analog part is shown except the counter part composed of the digital circuit. This is because the counter part consists of a general counter. In addition, in the above embodiment, the PNP transistor may be configured by converting the PMOS transistor into a MOS transistor.
제4a도는 제 3 도의 회로의 AM검출수단의 출력신호를 시뮬레이션한 결과를 나타내는 것이다.FIG. 4A shows a result of simulating the output signal of the AM detecting means of the circuit of FIG.
제4b도는 제 3 도의 회로의 저항(R10)의 일방에 나타내어지는 출력신호의 파형과 동기가 맞추어진 전압 제어 발진기의 출력파형을 나타내는 것이다.FIG. 4B shows the output waveform of the voltage controlled oscillator synchronized with the waveform of the output signal represented by one of the resistors R10 of the circuit of FIG.
상기의 실시예에서 볼수 있듯이 본 발명의 스테레오와 듀얼 음성을 인식하기 위한 회로는 종래의 회로에 비해서 그 회로구성이 훨씬 간단하여 칩 면적을 줄일 수 있으며, 입력신호가 불완전 할 때 동작상의 오류를 줄일 수 있는 장점을 가지고 있다.As can be seen from the above embodiment, the circuit for recognizing stereo and dual voice of the present invention is much simpler than the conventional circuit, which can reduce the chip area, and reduce the operational error when the input signal is incomplete. It has advantages.
Claims (1)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930000589A KR960007408B1 (en) | 1993-01-19 | 1993-01-19 | Stereo/dual voice checking system |
| JP6004117A JPH06268617A (en) | 1993-01-19 | 1994-01-19 | Stereo/dual voice signal recognition system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930000589A KR960007408B1 (en) | 1993-01-19 | 1993-01-19 | Stereo/dual voice checking system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940019175A KR940019175A (en) | 1994-08-19 |
| KR960007408B1 true KR960007408B1 (en) | 1996-05-31 |
Family
ID=19349751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930000589A KR960007408B1 (en) | 1993-01-19 | 1993-01-19 | Stereo/dual voice checking system |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06268617A (en) |
| KR (1) | KR960007408B1 (en) |
-
1993
- 1993-01-19 KR KR1019930000589A patent/KR960007408B1/en not_active IP Right Cessation
-
1994
- 1994-01-19 JP JP6004117A patent/JPH06268617A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06268617A (en) | 1994-09-22 |
| KR940019175A (en) | 1994-08-19 |
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Legal Events
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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