KR960005954Y1 - 차동증폭기(differential amplifier) - Google Patents
차동증폭기(differential amplifier) Download PDFInfo
- Publication number
- KR960005954Y1 KR960005954Y1 KR2019960011968U KR19960011968U KR960005954Y1 KR 960005954 Y1 KR960005954 Y1 KR 960005954Y1 KR 2019960011968 U KR2019960011968 U KR 2019960011968U KR 19960011968 U KR19960011968 U KR 19960011968U KR 960005954 Y1 KR960005954 Y1 KR 960005954Y1
- Authority
- KR
- South Korea
- Prior art keywords
- mosfet
- differential amplifier
- mosfets
- differential
- output terminal
- Prior art date
Links
Landscapes
- Amplifiers (AREA)
Abstract
내용 없음
Description
제1도는 본 고안에 따른 차동증폭기의 기본적인 구성에 기초한 제1실시예를 나타낸 도면.
제2도는 제1도에 나타낸 차동증폭기의 간략화한 실시예를 나타낸 도면
제3도는 제2도에 나타낸 차동증폭기의 전압전류특성도.
제4도는 본 고안에 따른 차동증폭기의 제2실시예를 나타낸 도면.
제5도는 본 고안에 따른 차동증폭기의 제3실시예를 나타낸 도면.
제6도는 본 고안에 따른 차동증폭기의 제4실시예를 나타낸 도면.
제7도는 본 고안에 따른 차동증폭기의 제5실시예를 나타낸 도면.
제8도는 본 고안에 따른 차동증폭기의 제6실시예를 나타낸 도면.
제9도는 본 고안에 따른 차동증폭기의 제7실시예를 나타낸 도면.
제10도는 본 고안에 따른 차동증폭기의 제8실시예를 나타낸 도면.
제11도는 종래의 차동증폭기의 제1예를 나타낸 도면.
제12도는 제11도에 나타낸 차동증폭기를 간략화한 종래의 예를 나타낸 도면.
제13도는 제12도에 나타낸 차동증폭기의 전압전류특성도.
제14도는 종래의 차동증폭기의 제2예를 나타낸 도면.
제15도는 제14도에 나타낸 차동증폭기를 간략화한 종래의 예를 나타낸 도면.
제16도는 제15도에 나타낸 차동증폭기의 전압전류특성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
Q1 : 제1 MOSFET Q2 : 제2 MOSFET
Q3 : 제3 MOSFET Q4 : 제4 MOSFET
Q5 : 제5 MOSFET INI : 제1입력단자
IN2: 제2입력단자 OUT1 : 제1출력단자
OUT2 : 제2출력단자 P1 : 제1전원
P2 : 제2전원 T1 : 제1접점
본 고안은 반도체로 구성되는 차동증폭기애 관한 것으로, 특히 감도영역을 넓힐 수 있는 차동증폭기에 관한것이다.
제11도 및 제14도는 종래의 차동증폭기의 제1예 및 제2예를 나타낸 도면이고, 제12도 및 제15도는 각각 제11도 및 제l4도의 차동증폭기를 간략화한 회로도이다. 또, 제13도 및 제16도는 각각 제12도 및 제15도에 나타낸 차동증폭기의 전압전류특성을 나타낸 것이다.
우선, 종래의 차동증폭기의 제1예에 관하여 설명한다.
제11도에 있어서, MOSFET(Ql, Q4) 및 MOSFET(Q2, Q5)는 각각 인버터쌍을 형성하고 있다. MOSFET(Q3)는 정전류용 MOSFET이다. 설명을 간단하게 하기 위해서, 제11도로부터 MOSFET(Q3)를 제거한 제12도에 나타낸 회로를 참조하여 종래의 차동증폭기의 제1예에 대하여 차동이득(差動利得), 동상이득(同相利得)을 설명한다. 먼저, 차동이득에 관하여 설명한다. 제12도에 있어서, 입력단자(INl,IN2)에는 공통으로 최초에 전압(V0)이 입력되어 있는 것으로 한다. 이때, 동작점은 제13도의 점 M으로 표시된다. 그리고, 입력단자(INl,IN2)에 ±△V 의 차동전압이 부가되면, 출력단자(OUTl,OUT2)에는 제13도중의 점 L, H로 표시되는 전위차가 나타나는데, 이것이 차동이득이라 불리는 것이다. 다음에, 동상이득에 관하여 설명한다. 입력단자(IN1,IN2)에 공통으로 전압V0±△V가 입력되면 출력단자(OUTl,OUT2)의 전압은 모두 동작점 M으로부터 동작점 M' 로 이동하고, 또 입력단자(INl,IN2)에 공통으로 전압 V0-△V가 입력되면 동작점 M으로부터 동작점 M 로 이동한다. 이것이 동상이득이라고 불리는 것으로, 그것은 동작점이 원위치에서 벗어나버리는 것을 의미한다. 즉 제11도 및 제l2도에 나타낸 종래의 제1예에 따론 차동증폭기는, 차동이득을 크게 취하려 하면 동상이득도 커져 버려 결과적으로 각도영역이 좁은 차동증폭기밖에 실현할 수 없었다.
다음으로, 종래의 차동증폭기의 제2예에 관하여 설명한다.
제14도에 있어서도 MOSFET(Q1, Q4) 및 MOSFET(Q2, Q5)는 각각 인버터쌍을 형성하고 있으나, 이 인버터쌍은 CMOS구성으로 이루어져 있다. 설명을 간단하게 하기 위해서, 제14도로부터 MOSFET(Q3)를 제거한 제15도에 나타낸 회로를 이용하여 원리를 설명한다. 입력단자(INl,IN2)의 입력전압의 중심이 V0이면, 그 동작점은 M이고, 土△V의 차동전압의 부가에 대해서는 출력단자(OUTl,OUT2)에는 제13도중의 L, H로 표시되는 전위차가 차동출력으로서 나타난다. 그러나, 입력전압의 중심이 V0로부터 V0＋△V로 되었을 때에 그 동작점은 M'로이동하고, V0－△V로 되었을 때에는 그 동작점은 M 로 이동한다. 즉, 제14도 및 제15도에 나타낸 종래의 제2예에 따른 차동증폭기는, 인버터쌍이 CMOS구성이기 때문에, 차동이득은 크지만 동상이득도 커져 버려 역시 감도영역이 대단히 좁은 차동증폭기밖에 실현할 수 없다.
이상과 같이 종래의 차동증폭기에서는, 차동이득은 크지만 동상이득도 커지기 때문에, 감도영역이 대단히 좁다는 결점이 있었다.
본 고안은 상기 문제점을 해결하기 위해 이루어진 것으로, 차동이득은 크지만 동상이득은 작아서 감도영역이 대단히 넓은 차동증폭기를 제공함에 그 목적이 있다.
상기 목적을 실현하기 위해 본 고안은, 드레인이 제1출력단자에, 게이트가 제1입력단자에, 소오스가 제1접점에 접속된 제1 MOSFET와, 드레인이 제2출력단자에, 게이트가 제2입력단자에, 소오스가 제1접점에 접속된 제2 MOSEFT, 드레인이 제1접점에, 소오스가 제1전원에 접속된 전류제어용 제3 MOSEFT, 드레인이 제2전원에 게이트가 제2입력단자에, 소오스가 제1출력단자에 접속된 부하용 제4 MOSEFT 및, 드레인이 제2전원에, 게이트가 제1입력 단자에, 소오스가 제2출력단자에 접속된 부하용 제5 MOSFET를 구비하고, 상기 제1, 제2, 제3, 제4 및 제5 MOSFET가 동일한 도전형이고, 상기 제4 MOSFET 및 상기 제5 MOSEFT가 디플리이션형인 것을 특징으로한다.
또한, 상기 제1 MOSFET와 상기 제2 MOSFET의 디멘젼이 동일하고, 상기 제4 MOSFET와 제5 MOSFETI의 디멘젼이 동일한 것을 특징으로 한다.
또한, 상기 제1전원이 저전위전원이고, 상기 제2전원이 고전위전원이며. 상기 제1, 제2, 제3, 제4, 및 제5 MOSFET가 N형인 것을 특징으로 한다.
상기한 구성으로 된 본 고안의 차동증폭기에서는, 제1 및 제4 MOSFET와, 제2 및 제5 MOSFET가 각각 인버터쌍을 형성하는데, 여기서 제4 및 제5 MOSFET는 각 부하로서 구성되고, 제1 및 제2 MOSFET는 각각 드라이버로서 구성된다. 또, 제4 및 제5 MOSFET는 서로 반대쪽의 입력단자에 의해 바이어스된다.
이하, 도면을 참조하여 본 고안의 실시예를 설명한다.
먼저, 제l도에 본 고안에 따른 기본적인 구성에 기초한 차동증폭기의 실시예를 나타낸다.
본 고안에 따른 차동증폭기는, 제1도에 나타낸 바와 같이 드레인이 제1 출력단자(OUT1)에, 게이트가 제1입력단자(IN1)에, 소오스가 제1접점(T1)에 접속된 제1 MOSFET(Q1)와, 드레인이 제2출력단자(OUT2)에, 게이트가 제2입력단자(IN2)에, 소오스가 제1접점(T1)에 접속된 제2 MOSFET(Q2), 드레인이 제1접 점(T1)에, 소오스가 제1출력단자(OUT1)에 접속된 부하용 제4 MOSFET(Q4) 및, 드레인이 제2전원(P2)에 게이트가 제1입력단자(IN1)에, 소오스가 제2출력단자(OUT2)에 접속된 부하용 제5 MOSFET(Q5)를 구비하고, 상기 제1, 제2, 제3, 제4 및 제5 MOSFET(Q1∼Q5)가 동일한 도전형으로 되어 있다. 또 상기 차동증폭기에서는, 상기 제1 MOSFET(Q1)와 상기 제2 MOSFET(Q2)의 디멘젼이 같고, 상기 제4 MOSFET(Q4)와 상기 제5 MOSFET(Q5)의 디멘젼이 같게 되어 있다.
다음에, 동작설명을 간단하게 하기 위해서 제1도에 나타낸 구성으로부터 정전류용 MOSFET(Q3)를 제거한 제2도에 나타낸 회로를 참조하여 동작을 설명한다. 또, 제3도는 제2도에 나타낸 차동증폭기의 전압전류특성을 나타낸다.
최초에 입력단자(IN1, IN2)에는 공통으로 전압 V0가 입력되어 있다고 하면, 그 동작점은 제3도의 점 M이다. 그리고, 입력단자(IN1,IN2)에 ±△V의 차동전압이 부가되면, 드라이버 MOSFET(Q1)의 전류특성의 변화에 더하여 부하용 MOSFET(Q4)의 전류특성도 변화하여, 출력단자(OUT1, OUT2)에는 제3도의 점 L, H로 표시되는 전위차가 나타나는데, 이것이 동작이득이다. 이제 입력단자(IN1,IN2)에 공통으로 입력되는 초기전압이 V0에서 V0±△V로 되었다고 하면 그 동작점은 M으로부터 M' 로 이동하고, 또 입력단사(IN1,lN2)에 공퉁으로 전압 V0-△V가 입력되면 그 동작점은 M로 이동한다.이것이 동상이득으로서, 제3도로부터 명백히 알 수 있는 바와같이 그것은 대단히 작게 억제할 수 있다. 즉, 제1도 및 제2도에 나타낸 본 고안에 따른 차동증폭기는 차동이득은 크고 동상이득은 대단히 작은 차동증폭기를 실현할 수 있다. 또, MOSFET(Q1, Q2, Q3, Q4, Q5)는 동일한 도전형이기 때문에, 동일한 웰영역안에 형성할 수 있어 작은 면적으로 실현할 수 있다.
다음에, 제4도는 부하용 MOSFET(Q4, Q5)를 디플리이션형(depletion type) MOSFET로 구성한 차동증폭기이다. 이렇게 함으로써, MOSFET(Q4, Q5)로서 엔핸스먼트형(enhancement type) MOSFET를 사용한 경우에 비하여, 출력전압의 상한값을 높게 할 수 있어 효과적이다. 또, 본 실시예 등에 나타낸 구성은 기본적인 것이고, 제2전원(P2)과 MOSFET(Q4, Q5)의 사이, MOSFET Q4와 Q1의 사이, MOSFET Q5와 Q2의 사이, 또는 MOSFET Q3와 제1전원(P1)의 사이에 직렬로 부하적인 MOSFET가 부가되는 것도 있을 수 있다.
제5도는 출력단자(OUT1)로부터 MOSFET(Q3)로 귀환을 건 실시예로서, 본 실시예에 의하면 더 한층 동상이득을 저감시킬 수 있다.
제6도는 MOSFET(Q4, Q5)와 병렬로 각각 적당히 바이어스된 저항부하 PMOSFET(Q6, Q7)를 부가한 실시예로서, 본 실시예에 의하면 출력단자(OUT1, OUT2)의 상한전압을 제2전원(P2)의 전압까지 높일 수 있다.
제7도는 MOSFET(Q4, Q5)와 병렬로 각각 MOSFET(Q1, Q2)와의 CMOS구성의 한쪽을 담당하는 PMOSFET(Q6, Q7)를 부가한 실시예로서, 본 실시예에 의하면 차동이득을 보다 크게 할 수 있다.
제8도는 MOSFET(Q4, Q5)와 병렬로 각각 적당히 바이어스된 저항부하 NMOSFET(Q6, Q7)를 부가한 실시예이다.
제9도는 MOSFET(Q4, Q5)와 병렬로 각각 반내쪽의 출력단자(OUT1, OUT2)로 부터 정귀환을 받은 PMOSFET(Q6, Q7)를 부가한 실시예이다.
이상 제4도로부터 제9도까지의 실시예는 드라이버 MOSFET(Q1, Q2)가 NMOSFET로 구성된 실시예였으나, 본 고안을 상기한 구성중에서 PMOSFET와 NMOSFET의 사용법을 아날로그적으로 역으로 한 경우에도 마찬가지로 유효하다. 그에 관한 하나의 실시예를 제10도에 나타냈다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 고안의 이해를 용이하게 하기 위한 것으로, 본원 고안의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
이상 설명한 바와 같이 본 고안에 의하면, 차동이득은 크지만 동상이득은 작은, 즉 감도영역이 넓은 차동증폭기를 실현할 수 있다. 또, 드라이버용 MOSFET와 부하용 MOSFET의 도전형이 동일하므로, 이들 MOSFET를 동일 웰영역상에 형성할 수 있어 작은 면적으로 실현할 수 있다.
Claims (3)
- 드레인이 제1출력단자(OUT1)에, 게이트가 제1입력단자(IN1)에, 소오스가 제1접점(T1)에 접속된 제1 MOSFET(Q1)와 드레인이 제2출력단자(OUT2)에, 게이트가 제2입력단자(IN2)에 소오스가 제1접점(T1)과 제1전원(P1) 사이에 직렬로 삽입된 전류제어용 제3 MOSFET(Q3), 드레인이 제2전원(P2)에, 게이트가 제2입력단자(IN2)에, 소오스가 제1출력단사(OUT1)에 접속된 부하용의 제4 MOSFET(Q4)를 및, 드레인이 제2전원(P2)에, 게이트가 제1입력단자(IM1)에, 소오스가 제2출력단자(OUT2)에 접속된 부하용의 제5 MOSFET(Q5)를 구비하고, 상기 제l, 제2, 제3, 제4 및 제5 MOSFET(Q1, Q2, Q3, Q4, Q5) 동일한 도전형이고, 상기 제4 MOSFET(Q4) 및 상기 제5 MOSFET(Q5)가 디플리이션형인 것을 특징으로 하는 차동증폭기.
- 제1항에 있어서, 상기 제1 MOSFET(Q1)와 상기 제2 MOSFET(Q2)의 디멘젼이 같고, 상기 제4 MOSFET(Q4)와 상기 제5 MOSFET(Q5)의 디멘젼이 같은 것을 특징으로 하는 차동증폭기.
- 제1항에 있어서, 상기 제1전원(P1)이 저전위전원이고, 상기 제2전원(P2)이 고전위전원이며, 상기 제1, 제2, 제3, 제4 및 제5 MOSFET(Ql, Q2. Q3, Q4, Q5)가 N형인 것을 특징으로 하는 차동증폭기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019960011968U KR960005954Y1 (ko) | 1990-09-21 | 1996-05-15 | 차동증폭기(differential amplifier) |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250375A JPH04130808A (ja) | 1990-09-21 | 1990-09-21 | 差動増幅器 |
| JP250375 | 1990-09-21 | ||
| KR1019910016473A KR920007325A (ko) | 1990-09-10 | 1991-09-20 | 차동증폭기 |
| KR2019960011968U KR960005954Y1 (ko) | 1990-09-21 | 1996-05-15 | 차동증폭기(differential amplifier) |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019910016473U Division KR950002439Y1 (ko) | 1991-10-07 | 1991-10-07 | 비디오 테이프 카세트의 플랩(flap) 점검장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960005954Y1 true KR960005954Y1 (ko) | 1996-07-18 |
Family
ID=27333930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019960011968U KR960005954Y1 (ko) | 1990-09-21 | 1996-05-15 | 차동증폭기(differential amplifier) |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960005954Y1 (ko) |
-
1996
- 1996-05-15 KR KR2019960011968U patent/KR960005954Y1/ko not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4554515A (en) | CMOS Operational amplifier | |
| EP0139078B1 (en) | Amplifier transistor circuit | |
| EP3113359B1 (en) | Amplifier arrangement | |
| US4477782A (en) | Compound current mirror | |
| US3961279A (en) | CMOS differential amplifier circuit utilizing a CMOS current sinking transistor which tracks CMOS current sourcing transistors | |
| US4736117A (en) | VDS clamp for limiting impact ionization in high density CMOS devices | |
| US6452448B1 (en) | Family of analog amplifier and comparator circuits with body voltage control | |
| US5210236A (en) | Differential amplifier | |
| KR900007919B1 (ko) | 전류 밀러 회로 | |
| KR960005954Y1 (ko) | 차동증폭기(differential amplifier) | |
| US3970950A (en) | High common mode rejection differential amplifier utilizing enhancement depletion field effect transistors | |
| US4521704A (en) | Differential amplifying circuit | |
| JPS63288512A (ja) | アナログ電圧比較器 | |
| GB2052201A (en) | Differential amplifier suitable for metal oxide semiconductor integrated circuits | |
| EP0403174A3 (en) | Differential amplifying circuit operable at high speed | |
| EP0228216A2 (en) | Differential amplifier | |
| JPH10270956A (ja) | オペアンプ位相補償回路およびそれを用いたオペアンプ | |
| KR0158625B1 (ko) | 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로 | |
| US6064263A (en) | DTCMOS differential amplifier | |
| EP0394703B1 (en) | A circuit arrangement for enhancing the transconductance of a differential amplifier stage comprising MOS transistors | |
| US6542034B2 (en) | Operational amplifier with high gain and symmetrical output-current capability | |
| JPS63276308A (ja) | 差動増幅回路 | |
| JPS58137311A (ja) | 差動ソ−スホロワ回路 | |
| JPH0247619Y2 (ko) | ||
| JP2601399Y2 (ja) | 昇圧回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20030701 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |