KR960004326B1 - 신호처리장치 - Google Patents

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내용 없음.

Description

신호처리장치

제1도는 본 발명의 제1실시예에 의한 신호처리회로의 블록도.

제2도는 상기 신호처리회로에 있어서의 신호의 동작을 도시한 타이밍차아트.

제3도는 신호처리회로에 있어서의 신호의 파형도.

제4도는 본 발명의 제2실시예에 의한 신호처리회로의 블록도.

제5도는 제4도에 도시한 신호처리회로에 있어서의 신호의 동작을 도시한 타이밍차아트.

제6도는 본 발명의 제3실시예에 의한 신호처리회로의 엠퍼시스회로를 도시한 블록도.

제7도는 제6도에 도시한 엠퍼시스회로의 11R형 디지틀 고역통과필터의 블록도.

제8도는 제6도에 도시한 엠퍼시스회로와 관련된 디엠퍼시스회로를 도시한 블록도.

제9도는 본 발명의 제4실시예에 의한 신호처리회로의 엠퍼시스회로를 도시한 블록도.

제10도는 제9도에 도시한 엠퍼시스회로와 관련된 디엠퍼시스회로를 도시한 블록도.

제11도는 종래의 신호처리회로를 도시한 블록도.

제12도는 종래의 신호처리회로에서의 신호의 파형도.

제13도는 종래의 비선형 엠퍼시스회로의 블록도.

제14도는 종래의 비선형 엠퍼시스회로에 있어서의 신호의 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 입력단자 11,14,15 : 전송회로

12,13,16,17,23 : 메모리회로 18 : 스위치회로

19 : 지연회로 20 : 타이밍발생회로

21 : 출력단자 52,64,82 : 11R형디지틀고역통과필터

53,55,65,67,84,86,89 : 11R형 디지틀고역통과필터

56,60,68,72,81,83 : 지연회로 57,61,69,90,93 : 가산기

58,91 : 증폭기 59,71,92 : 비선형회로

73,95 : 감산기 88 : 스위치

본 발명은 예를 들면 영상 또는 음성신호 등의 입력신호의 주파수특성을 변환하는 신호처리장치에 관한 것이다.

영상신호를 기록 재생하는 비데오테이프레코오더에 있어서는, 주파수변조/복조회로 시스템에서 FM전송로에서의 노이즈를 화이트노이즈로 하면, 복조된 신호의 노이즈의 레벨은 주파수의 증가에 의해 증가되는 소위 삼각노이즈특성으로서 공지되어 있다. 이러한 바람직하지 않은 노이즈레벨증가를 최소화하기 위하여, 주파수를 변조하기 전에 입력신호를 중간 및 고주파영역에서 증폭(또는 주파수편차폭을 증가시키기 위한 엠퍼시스(emphasis))하고 나서, 복조후, 그의 중간 및 고주파영역에서의 진폭을 저하(또는 디엠퍼시스)시키는 신호처리를 행하고 있다. 또한, 기록동작시 비선형 프리엠퍼시스를 작은 진폭으로 부여하고, 재생동작시 신호의 고주파성분을 비선형디엠퍼시스하는 기타의 노이즈저감기술을 적용할 수 있다.

그러나, FM전송로의 대역을 전자변환효과(電磁變換效果)에 의해 결정된 제한된 영역으로 한정하는 것에 의한 소정의 레벨로 엠퍼시스효과에 의한 주파수편차의 증가를 규제하여, 재생신호의 신호 대 노이즈(S/N)비가 제한영역내에 낮게 유지되는 문제가 있었다. 이러한 문제점은 비데오테이프레코오더 뿐만 아니라 예를들면 위성방송 등의 주파수변조된 신호를 전송하는 기타의 시스템에 있어서도 문제로 된다.

제11도는 종래 예의 엠퍼시스회로를 예시한 것으로서, 입력단자(110)에 입력된 영상신호는 엠퍼시스처리되어서 출력단자(114)로 출력된다. 제11도에 도시한 엠퍼시스회로는 커패시터(111)(용량치 : C), 저항(112)(저항치 ; Rb) 및 저항(113)(저항치 ; Ra)으로 구성되어 있다. 동작시, 제12도에 a로 표시된 신호는 이 회로에 의해 출력단자(114)에서 b로 표시된 파형으로 변형된다. 통상의 비데오테이프레코오더는, 제12도에 도시한 영상신호 a와 같은 파형을 주파수변조해서 자기테이프상에 기록하는 구성이다. 그러나, 실제상, FM전송로에 있는 전자변환시스템의 주파수대역에 한도가 있기 때문에, 제12도에 S1 및 S2로 표시한 2개의 레벨사이에서 신호를 클립핑(clipping)하여 주파수변조한다. 따라서, 주파수복조된 신호는 파형왜곡의 에러가 발생된다. 클립핑작동을 막기 위하여 엠퍼시스레벨을 감소하면, 재생된 신호의 S/N비가 이에 상당하는 정도로 저하된다.

제13도는 종래예의 비선형 엠퍼시스회로를 도시한 것으로서, 입력단자(115)에 입력된 입력신호는 커패시터와 저항으로 주로 구성된 고역통과필터(HPF)(116)에 의해, 고주파성분신호가 여과되어 리미터(117)에 의해 차례로 진폭제한된 후 가산회로(118)에 의해 원래의 신호에 가산된다. 그후 합해진 총신호는 출력단자(119)로 전송된다. 제14도는 제13도의 비선형엠퍼시스회로에서의 입력신호의 다른 파형을 도시한 것으로서, 제14도(a)는 입력단자(115)에서의 입력신호이고, 제14도(b)는 HPF(116)의 출력, 제14도(c)는 리미터(117)의 출력, 제14도(d)는 출력단자(119)로부터의 출력파형이다. 재생시, 제14도(d)에 도시한 비선형엠퍼시스신호는 제14도(a)에 도시한 파형에 비선형디엠퍼시스처리한 것이다. 이때, 기록 및 재생동작중에 혼입된 신호의 고주파성분의 작은 진폭잡음이 저감된다.

제14도에 있어서, T1은 HPF(116)의 출력신호가 리미터(117)에 의해 진폭제한을 받는 기간을 표시한 것이다. 그러나, 재생시 비선형 디엠퍼시스를 수행해도 각 기간 T1에서의 잡음의 일부는 거의 저감되지 않는다. 따라서, 파형이 상승 및 하강사이의 급격한 변화를 보이는 기간 T1에서 잡음성분이 집중적으로 잔류하므로, 재생화질이 저하된다. 특히, 잡음성분은 상승 및 하강사이의 각 에지의 후미부에서 나타나므로 재생시 더욱 현저해진다.

따라서, 본 발명의 목적은, 재생신호에 있어서 바람직하지 않은 파형왜곡이 제거되고 또한 특히 신호의 각파형에지에서 잔류하는 잡음의 진폭이 저감되는, 소규모회로를 사용하여 주파수특성 변환처리를 수행할 수 있는 신호처리장치를 제공하는데 있다.

본 발명에 의한 신호처리장치에서는 소정시계열(시간순서)로 신호가 전송회로를 통과한 후, 상기 소정시계열과 역순으로 전달특성을 지닌 또다른 전송회로를 통해서 전송된다. 또, 전송회로는 제로위상특성(zero 位相特性)을 가지도록 구성되는 반면, 연속되는 신호의 각 부분은 전송회로의 임펄스응답지속기간의 적어도 2배의 기간동안 처리되므로, 신호의 불연속영역에서 나타나는 바람직하지 않은 파형왜곡을 제거할 수 있다. 본 발명의 일양상에 있어서, 신호처리장치는, 전달특성이 G이고 입력신호전송시의 임펄스응답지속기간이 α인 제1전송회로와, 소정시계열로 기간 M(M2×α)동안 제1전송회로의 출력을 기억하고 상기 소정 시계열과 역순으로 전송하기 위한 기억용량을 지닌 제1메모리회로와, 제1메모리회로의 출력을 전송하기 위하여 전달특성이 G인 제2전송회로와, 기간 M동안 제2전송회로의 출력을 기억하고 기억된 시계열과 역순으로 전송하기 위한 기억용량을 지닌 제2메모리회로와, 제1메모리회로의 동작으로부터 α에서 (M-α)범위의 시간지연후 기간 M동안 제1전송회로의 출력을 기억하고 기억된 시계열과 역순으로 전송하기 위한 기억용량을 지닌 제3메모리회로와, 제3메모리회로의 출력을 전송하기 위하여 전달특성이 G인 제3전송회로와, 기간 M동안 제3전송회로의 출력을 기억하고 기억된 시계열과 역순으로 전송하기 위한 기억용량을 지닌 제4메모리회로와, 제1메모리회로의 동작개시로부터 제3메모리회로의 동작개시까지의 기간 M의 일부동안 제2메모리회로의 출력과 제3메모리회로의 동작개시로부터 제1메모리회로의 후속동작의 개시까지의 상기 기간 M의 나머지 동안 제4메모리회로의 출력을 전송하는 스위치회로로 구성된다.

본 발명의 다른 양상에 있어서, 신호처리장치는 전달특성이 G이고 입력신호전송시의 임펄스응답지속기간이 α인 제1전송회로와, 소정 시계열로 기간 M(M2×α)동안 제1전송회로의 출력을 기억하고 상기 소정시계열과 역순으로 전송하기 위한 기억용량을 지닌 제1메모리회로와, 제1메모리회로의 출력을 전송하기 위하여 전달특성인 G인 제2전송회로와, 제1메모리회로의 동작으로부터 α에서 (M-α)범위의 시간지연후 기간 M동안 제1전송회로의 출력을 기억하고 기억된 시계열과 역순으로 전송하기 위한 기억용량을 지닌 제2메모리회로와, 제2메모리회로의 출력을 전송하기 위하여 전달특성이 G인 제3전송회로와, 제1메모리회로의 동작개시부터 제2메모리회로의 동작개시까지의 기간 M의 일부동안 제3전송회로의 출력과 제2메모리회로의 동작개시부터 제1메모리회로의 후속동작개시까지의 상기 기간 M의 나머지동안 제3전송회로의 출력을 전송하는 스위치회로와, 적어도 α에서 (M-α)범위의 기간동안 스위치회로의 출력을 기억하고 기억된 시계열과 역순으로 전송하기 위한 기억용량을 지니는 제3메모리회로로 구성된다.

본 발명의 또다른 양상에 있어서, 영상신호처리장치는, 입력디지틀영상신호를 대역제한필터링하는 제1IIR형 디지틀필터와, 소정시계열로 상기 입력디지틀영상신호를 기억하고 상기 소정시계열과 역순으로 전송하는 제1시간축반전회로와, 제1시간축반전회로의 출력을 대역제한필터링하는 제2IIR형 디지틀필터와, 제2IIR형디지틀필터의 출력을 기억하고 기억된 시계열과 역순으로 전송하는 제2시간축반전회로와, 상기 제2시간축 반전회로의 출력과 제1IIR형 디지틀필터의 출력을 시간축을 맞춘 후 가산하는 제1가산기와, 제1가산기의 총합출력을 소정비율로 증폭하는 선형증폭회로와, 상기 선형증폭회로의 출력의 진폭을 비선형으로 변환하는 비선형회로와, 상기 비선형회로의 출력과 입력디지틀영상신호를 시간축을 맞춘 후 가산하여, 입력디지틀영상신호에 비해서 위상왜곡이 적고, 그의 진폭저감분만큼 증폭효과를 증가시킨 신호를 출력하는 제2가산기로 구성된다.

본 발명의 또다른 양상에 의하면, 영상신호처리장치는, 입력디지틀영상신호를 대역제한필터링하는 제1IIR형 디지틀필터와, 소정 시계열로 상기 입력디지틀영상신호를 기억하고 상기 소정시계열과 역순으로 전송하는 제 1시간축반전회로와, 제 1시간축반전회로의 출력을 대역제한필터링하는 제2IIR형 디지틀필터와, 제2IIR형 디지틀필터의 출력을 기억하고 기억된 시계열과 역순으로 전송하는 제2시간축반전회로와, 상기 제2시간축반전회로의 출력과 제1IIR형 디지틀필터의 출력을 시간축을 맞춘 후 가산하는 가산기와, 상기 가산기의 총합출력을 소정비율로 증폭하는 선형증폭회로와, 상기 선형증폭회로의 출력의 진폭을 비선형으로 변환하는 비선형회로와, 상기 비선형회로의 출력과 입력디지틀영상신호를 시간축을 맞춘 후 감산하여, 입력디지틀영상신호에 비해서 위상왜곡이 적고 그의 진폭저감분만큼 증폭효과를 증가시킨 신호를 출력하는 감산기로 구성된다.

본 발명의 또다른 양상에 의하면, 영상신호처리장치는 입력디지틀영상신호를 대역제한필터링하는 제1IIR형 디지틀필터와, 제1IIR형 디지틀필터와 병렬로 접속되어 소정시간간격으로 입력신호를 시간축 반전하는 N(N은 정수)개의 시간축반전회로와, 각각의 시간축반전회로의 N개의 출력을 대역제한필터링하는 N개의 IIR형 디지틀필터와, IIR형 디지틀필터의 N개의 출력을 일렬로 선택적으로 전송하는 선택스위치와, 선택스위치의 출력열을 그들의 원래의 시간축형태로 시간축반전하는 (N+1)번째의 시간축반전회로와, 상기 (N+1)번째의 시간축반전회로의 출력과 제1IIR형 디지틀필터의 출력을 시간축을 맞춘 후에 가산하는 가산기와, 상기 가산기의 총합출력을 소정비율로 증폭하는 선형증폭회로와, 상기 선형진폭회로의 출력의 진폭을 비선형으로 변환하는 비선형회로와, 상기 비선형회로의 출력과 입력디지틀영상신호를 시간축을 맞춘 후 가산하여, 입력디지틀영상신호에 비해서 위상왜곡이 적고 그의 진폭분만큼 증폭효과를 증가시킨 신호를 출력하는 또 다른 가산기로 구성된다.

본 발명의 또다른 양상에 의하면, 영상신호처리장치는, 입력디지틀영상신호를 대역제한필터링하는 제1IIR형 디지틀필터와, 제1IIR형 디지틀필터와 병렬로 접속되어 소정시간간격으로 입력신호를 시간축 반전하는N(N은 정수)개의 시간축반전회로와, 각각의 시간축반전회로의 N개의 출력을 대역제한필터링하는 N개의 IIR형 디지틀필터와, 상기 IIR형 디지틀필터의 N개의 출력을 일렬로 선택적으로 전송하는 선택스위치와, 선택스위치의 출력열을 그들의 원래의 시간축형태로 시간축반전하는 (N+1)번째의 시간축반전회로와, 상기(N+1)번째의 시간축반전회로의 출력과 제1IIR형 디지틀필터의 출력을 시간축을 맞춘후에 가산하는 가산기와, 상기 가산기의 총합출력을 소정비율로 증폭하는 선형증폭회로와, 상기 선형증폭회로의 출력의 진폭을 비선형으로 변환하는 비선형 회로와, 상기 비선형회로의 출력과 입력디지틀영상신호를 시간축을 맞춘후 가산하여, 입력디지틀영상신호에 비해서 위상왜곡이 적고 그의 진폭분만큼 증폭효과를 증가시킨 신호를 출력하는 감산기로 구성된다.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 제1도는 본 발명의 제1실시예를 도시한 신호처리장치의 블록도, 제2도는 제1도에 도시한 신호처리장치의 신호의 타이밍동작을 도시한 도면, 제3도는 제1도의 장치에 의한 신호의 파형도이다.

제1도에 도시한 바와 같이, 입력단자(10)와, 전달특성 G를 가지는 제1전송회로(11)가 설치되어 있다.

또, 전송회로(11)의 임펄스응답지속기간 α의 적어도 2배 이상에 상당하는 기간 M의 기억용량을 지닌 제1메모리회로(12)가, 기간 M마다 소정의 시계열로 입력신호를 기억하고 상기 시계열과 역순으로 입력신호를 전소하기 위해 설치되어 있다. 전송회로(11)의 임펄스응답지속기간 α의 적어도 2배 이상에 상당하는 기간 M의 기억용량을 가진 제2메모리회로(13)가, 제1메모리회로(12)의 동작으로부터 α로부터(M-α)까지의 시간지연후 기간 M마다에 주어진 시계열로 입력신호를 기억하고 이 시계열과 역순으로 전송하기 위하여 설치되어 있다. (14) 및 (l5)는 각각 제1전송회로(11)와 같은 전달특성을 가지는 제2 및 제3전송회로이다. 각각 동일한 기간 M의 기억용량을 가지는 제3메모리회로(16) 및 제4메모리회로(17)가 기간 M마다 주어진 시계열에서 입력신호를 기억하고 이 시계열과 역순으로 전송하기 위하여 배열되어 있다. 또, 스위치회로(18)가, 기간 M동안 제1메모리회로(12)의 동작개시로부터 제2메모리회로(13)의 동작개시까지의 제3메모리회로(16)의 출력신호와 제 2 메모리회로(13)의 동작개시로부터 제 1메모리회로(12)의 후속동작의 개시까지의 제4메모리회로(17)의 출력신호를 전송하기 위해 설치되어 있다. 타이밍발생회로(20)는 소정시간간격에서 2개의 메모리회로(12),(16)와 스위치회로(18)를 작동시키기 위하여 설치되어 있다. 또, 지연회로(19)는 타이밍발생회로(20)의 출력신호를 지연하고, 제1메모리회로(12)의 동작개시로부터 주어진 시각만큼 지연된 지연신호를 2개의 메모리회로(13),(17)에 공급하기 위해 설치되어 있다. (21)은 출력단자이다.

동작시, 입력신호(예를 들면 애널로그 또는 디지틀영상신호)는 입력단자(10)를 통해서 전달특성이 G인 제1전송회로(11)로 공급된다. 입력단자(10)는 제2도(a)에 도시한 입력신호, 즉 일련의 데이터블록 D1F, D1S, D2F, D2S등을 수신하는 것으로한다. 제1전송회로(11)로부터의 신호는 t₀∼t₂, t₂~t₄또는 t₄∼t₆의 각 기간(기간 M과 동일)에서 시간축반전되는 제1메모리회로(12)로 공급된 후, 시간축반전을 수행하기 위하여 절환점으로부터 기간 α(임펄스응답지속기간) 이상 떨어진 D1F, D2F 및 D3F를 포함하는 그의 특정데이터블록이 제2도(b)에 도시한 바와 같이 절환동작의 효과에 관계없이 계속적으로 처리될 수 있는 제2전송회로(14)로 전송된다. 그후, 이 신호는 제2도(c)에 도시한 데이터블륵열로 제3메모리회로(16)에 의해 시간축 반전된다.

제2메모리회로(13)는 제1메모리회로(12)보다 후에 (시각 t₁에서)작동을 개시한다. 제2도(e)에 도시한 D1S, D2S 및 D3S를 포함하는 데이터블록은 제3전송회로(15)에 의해서 처리된다.

스위치회로(18)는 t₀∼t₁, t₂∼t₃및 t₄~t₅의 기간동안의 메모리회로(16)의 출력과 t₁∼t₂, t₃∼t₄및 t₅∼t₆의 기간동안의 메모리회로(17)의 출력을 선택하여, 제2도(h)에 도시한 데이터블록열로 된다.

제3도는 신호의 파형을 이용한 상기 절차를 도시한 것으로서, (a)는 원래의 입력신호의 파형, (b)는 제1전송회로(11)에 의해 처리된 파형, (c)는 t₀∼t₂, t₂∼t₄, t₅∼t₆등의 단위기간에서의 시간축반전된 후의 파형, (d)는 1회 이상의 시간축반전동작후의 파형, (f)는 t₁∼t₃, t₃∼t₅, t₅∼t₇등의 단위기간에서의 시간축반전동작후의 파형, (g)는 전송회로(15)에 의해 처리된 파형, (h)는 더욱 시간축반전된 후의 파형, (i)는 스위치회로(16)의 제어신호의 파형, (j)는 스위치회로(18)의 절환동작후의 신호의 파형이다.

제3도에 도시한 바와 같이, 파형(j)은 프리슈웃(preshoot) 및 오우버슈웃피이크를 포함하는 엠퍼시스특성을 가진다. 엠퍼시스에 있어서 프리슈웃 및 오우버슈웃피이크의 양피이크는 2개의 클립레벨(S₁) 및 (S₂)사이에 머물기 때문에 FM복조된 재생신호에 있어서도 파형왜곡은 일어나지 않는다.

마찬가지의 효과를, 스위치회로(18)의 출력에 결합된 제1전송회로(11)에 의해서 얻을 수 있다.

이하, 본 발명의 제2실시예를 첨부도면을 참조하어 설명한다. 제4도는 제2실시예의 신호처리장치를 도시한 블록도, 제5도는 이 신호처리장치의 신호처리절차를 예시한 것이다

제4도에 도시한 바와 같이, 입력단자(10)와, 전달특성 G를 지닌 제1전송회로(11)가 설치되어 있다. 또, 전송회로(11)의 임펄스응답지속기간 α의 적어도 2배 이상에 상당하는 기간 M의 기억용량을 지닌 제1메모리회로(12)가, 기간 M동안 소정의 시계열로 입력신호를 기억하고 이 시계열의 역순으로 전송하기 위하여 설치되어 있다.

전송회로(11)의 임펄스응답지속기간 α의 적어도 2배 이상에 상당하는 기간 M의 기억용량을 지닌 제2메모리회로(13)가, 제1메모리회로(12)의 동작으로부터 α에서 (M-α)범위의 시간지연후 기간 M동안 소정의 시계열로 입력신호를 기억하고 이 시계열과 역순으로 전송하기 위하여 설치되어 있다. (14) 및 (15)는 각각, 제1전송회로(11)와 같은 전달특성을 지니는 제2 및 제3전송회로이다. 스위치회로(18)가 또한, 제1메모리회로(12)의 동작개시로부터 제2메모리회로(13)의 동작개시까지의 제3전송회로(15)의 출력신호와 제2메모리(13)의 동작개시로부터 제1메모리회로(12)의 후속동작개시까지의 제2전송회로(14)의 출력신호를 기간 M동안 전송하기 위하여 설치되어 있다. 적어도 α에서 (M-α)범위의 기간의 기억용량을 지니는 제3메모리회로(23)가, 소정의 시계열로 입력신호를 기억하고 이 시계열과 역순으로 전송하기 위하여 설치되어 있다. 또, 타이밍발생회로(22)가 소정시간 간격으로 메모리회로(12)와 스위치회로(18)를 작동시키기 위하여 설치되어 있다. 또, 지연회로(19)가 타이밍발생회로(22)의 출력신호를 지연하고, 제1메모리회로(12)의 동작개시로부터의 주어진 시각만큼 지연된 지연신호를 메모리회로(13)로 공급하기 위해 설치되어 있다 (21)은 출력 단자이다.

상기 신호처리장치의 동작에 대하여 설명한다. 2개의 전송회로(14) 및 (15)까지의 처리절차는 제1실시예와 동일하기 때문에 스위치회로(18)에서의 공정부터 설명한다. 전송회로(14),(15)로부터 스위치회로(18)로 공급된 2개의 신호는 각각 제5도에 (b) 및 (d)로 표시된 바와같이 데이터블록열 D1F, D2F, D3F 및 D1S, D2S, D3S 을 포함한다. 그래서, 제5도에 (e)로 표시된 제어신호는 타이밍발생회로(22)로부터 스위치회로(18)로 공급되어 t₁∼t₂, t₃∼t₄, t₅∼t₆등의 단위기간동안의 전송회로(14)의 출력신호와 t₂~t₃, t₄∼t₅, t₆∼t₇등의 단위기간동안의 전송회로(15)로부터의 출력신호를 차례로 선택한다. 따라서, 제5도의 (f)로 표시된 처리신호가 생성된다.

제1전송회로(11)를 도면에서 선이 2개로 갈라지기전에 연장되는 스위치회로(18) 또는 제3메모리회로(23)의 출력과 결합해도 마찬가지의 효과를 얻을 수 있다.

시간축반전은 제1 또는 제2실시예에 따른 2상시스템에 의거해서 수행하였으나 3상 이상으로 해도 된다.

또, 기간 M에 걸쳐서 수행된 시간축반전은 각 동작에 대해 M씩 지연해도 된다.

이하, 첨부도면을 참조해서 본 발명의 제3실시예에 대해 설명한다. 제6도에 있어서는 입력단자(51), 2개의 IIR(무한임펄스응답) 형 디지틀고역통과필터(52),(54), 2개의 시간축반전회로(53), (55), 2개의 지연회로(56),(60), 2개의 가산기(57),(61), 비선형 회로(59) 및 출력단자(62)가 도시되어 있다.

동작시, 입력단자(51)를 통해서 입력된 디지틀영상신호는 그의 고주파 성분이 분리되는 IIR형 디지틀고역통과필터(52)로 출력되고, 또 IIR형 디지틀고역통과필터(52)와 병렬로 접속된 시간축반전회로(53)로 출력된다. 시간축반전회로(53)의 시간축반전출력은 IIR형 디지틀고역통과필터(54)를 통해서 시간축반전회로(55)로 출력되어 원래의 시간축신호로 복귀된다. 2개의 시간축반전회로(53),(55)는, 시간축반전출력을 생성하도록 역순으로 회복된 시간축블록에 신호를 기억하기 위한 디지틀메모리를 포함하는 것이 바람직하다. 각 영상신호의 시간축블록은 1수평주사기간을 단위로 해서 반전시킬 수 있으나, 특별히 규정되는 것은 아니다. 시간축반전회로(55)의 원래의 시간축출력은 IIR형 디지틀고역통과필터(52)의 출력과 함께 가산기(57)에 의해서 가산된다. 특히, IIR형 디지틀고역통과필터(52)의 출력은 시간축반전회로(55)의 출력과 시간축이 일치되지 않으므로, 지연회로(56)에 의해 시간축을 조정한 후 가산기(57)로 출력한다.

가산기(57)의 출력은, 증폭기(58)에서 Xe배만큼 선형으로 증폭된 후, 비선형 회로(59)에 의해서 진폭제한된다. 비선형 회로(59)는 입력신호의 진폭이 임계치 th 이하에서는 선형동작을 행하고 임계치 th를 초과하면 임계치 th와 같은 값을 출력하도록 구성되어 있다. 비선형 회로(59)의 출력은, 가산기(61)에 의해 입력단자(51)로부터 직접 출력된 신호와 가산되나, 이때 지연회로(60)에 의해서 소정시간 지연되므로, 출력단자(62)는 그의 진폭의 감소분만큼 엠퍼시스레벨이 커지는 비선형 엠퍼시스처리된 신호를 수신한다.

재생시, 엠퍼시스된 신호는 디엠퍼시스처리용의 비선헝 디엠퍼시스회로로 출력된다.

이러한 비선형 디엠퍼시스회로는 제8도에 개략적으로 도시되어 있으며, 가산기(61)가 감산기(73)로 교체된 것 이외에는 상기 엠퍼시스회로와 마찬가지이며, 동일한 부분에 대해서는 설명을 생략한다. 디엠퍼시스회로는 작은 진폭신호성분을 더욱 억제하는 동시에 전송로에서 발생된 왜곡오차 또는 잡음이 저감되도록 한다.

비선형 처리회로에서 진폭이 제한된 신호성분은 잡음저감에 있어서는 거의 개선되지 않으나, 종래의 비선형 위상필터를 이용하는 경우에 비해서 선형 위상고역통과필터를 사용하기 때문에 진폭이 제한된 신호성분은 훨씬 저감된다. 비선형 회로에 고유한 파형의 에지부분에서의 왜곡오차 및 잡음도 따라서 저감된다.

바람직하게는, 제6도에 도시한 엠퍼시스회로의 2개의 IIR형 디지틀고역통과필터(52),(54)는, 입력단자(29), 반전증폭기(30), 증폭기(31), 제1가산기(32), 지연기(33), 제2가산기(34) 및 출력단자(35)로 구성된다. 또, 입력단자(29)로부터 입력된 신호는 반전증폭기(30)에 의해 국성이 반전된 후 가산기(32)로 출력되어 증폭기(31)로부터의 귀환신호와 가산된다. 가산기(32)로부터의 총합신호는 지연기(33)에 의해 소정시간지연된 후 가산기(34)로 공급되어 입력단자(29)로부터 직접 출력된 주입력신호와 가산된다. 그후, 가산기(34)의 출력은 증폭기(31)에 의해 소정배수 A로 증폭된다. 증폭기(31)의 증폭출력은 가산기(32)에 귀환신호로서 또한 그다음 전송을 위한 출력단자(35)에 출력신호로서 공급된다.

증폭기(31)는 선형이 아니어도 된다. 증폭기(31)가 비선형인 경우, 디지틀필터는 큰 진폭신호와 작은 진폭신호사이에서 변화되는 특정 주파수 특성을 나타낸다. 이것에 의해 엠퍼시스처리와 디엠퍼시스처리간의 보완성능을 제공하는 동시에 잡음저감을 더욱 확실히 할 수 있다.

제9도에 도시한 블록도를 참조하여 본 발명의 제4실시예를 설명한다. 제1실시예와는 달리, 제4실시예는 후술할 시간축반전형 IIR형 디지틀고역통과필터회로의 구성만 다르며, 그외의 다른 구성은 마찬가지이다.

제6도에 점선으로 둘러싸인 시간축반전용의 IIR형 디지틀고역통과필터회로가 제9도에 점선으로 둘러싸여 표시되어 있다. 제6도의 IIR형 디지틀고역통과필터회로는, 각 반전개시점에서 발생되는 노이즈를 화면상에 나타나지 않도록 하기 위해 시간축반전주기가 1수평주사기간의 정수배에 상당하는 시간이 되도록 구성되어 있다. 따라서, 적어도 1수평주사기간 또는 시간축반전주기에 상응하는 동안 영상신호를 기억하는 메모리가 필요하게 된다.

제9도에 도시한 구성에서는 2개의 IIR형 디지틀고역통과필터(85),(87)를 포함하는 제6도의 시간축반전형 IIR 디지틀고역통과필터회로가 2개 준비되어 있다. 동작시, 그들 각각의 필터의 2개의 시간축반전출력은 스위치(88)에 의해서 소정시간간격으로 교체된 후, 시간축반전회로(89)에 의해 원래의 시간축신호로 반전된다. 그 결과, 제9도의 시간축반전회로는 제6도의 IIR형 디지틀고역통과필터회로의 출력신호와 같은 출력신호를 출력한다. 2개의 IIR헝 디지틀고역통과필터(85),(87)는 제3도에 도시한 바와 마찬가지의 파형을 생성하므로 그에 대한 설명은 생략한다.

이상 설명한 바와 같이, 직선위상형 고역통과필터는 필터임펄스응답의 수배의 기억용량을 가지는 메모리를 사용해서 설치할 수 있으며, 시간축반전회로에 필요한 메모리의 규모도 최소로 할 수 있다.

또한, 디엠퍼시스회로는 제10도에 도시한 바와 마찬가지의 방식으로 구성되므로 그에 대한 설명은 생략한다. 제10도의 구성은 가산기(93)가 감산기(95)로 교체된 점에서 제9도의 엠퍼시스회로와 상이하다. 마찬가지로, 제10도의 디엠퍼시스회로에서는 보다 작은 진폭신호성분이 더욱 억제되는 동시에 전송로에서 발생되는 왜곡오차 또는 잡음을 저감할 수 있다.

Claims (8)

1. 전달특성이 G이고 입력신호전송시의 임펄스응답 지속기간이 α인 제1전송회로와, 소정시계열로 기간 M(M2×α)동안 제1전송회로의 출력을 기억하고 상기 소정시계열과 역순으로 전송하기 위한 기억용량을 지닌 제1메모리회로와, 제1메모리회로의 출력을 전송하기 위하여 전달특성이 G인 제2전송회로와, 기간 M동안 제2전송회로의 출력을 기억하고 기억된 시계열과 역순으로 전송하기 위한 기억용량을 지닌 제2메모리회로와, 제1메모리회로의 동작으로부터 α에서 (M-α)범위의 시간지연후 기간 M동안 제1전송회로의 출력을 기억하고 기억된 시계열과 역순으로 전송하기 위한 기억용량을 지닌 제3메모리회로와, 제3메모리회로의 출력을 전송하기 위하여 전달특성이 G인 제3전송회로와, 기간 M동안 제3전송회로의 출력을 기억하고 기억된 시계열과 역순으로 전송하기 의한 기억용량을 지닌 제4메모리회로와, 제1메모리회로의 동작개시로부터 제3메모리회로의 동작개시까지의 기간 M의 일부동안 제2메모리회로의 출력과 제3메모리회로의 동작개시로부터 제1메모리회로의 후속동작의 개시까지의 상기 기간 M의 나머지동안 제4메모리회로의 출력을 전송하는 스위치회로를 구비한 것을 특징으로 하는 신호처리장치.
2. 전달특성이 G이고 입력신호전송시의 임펄스응답 지속기간이 α인 제1전송회로와, 소정시계열로 기간 M(M2×α)동안 제1전송회로의 출력을 기억하고 상기 소정시계열과 역순으로 전송하기 위한 기억용량을 지닌 제1메모리회로와, 제1메모리회로의 출력을 전송하기 위하여 전달특성이 G인 제2전송회로와, 제1메모리회로의 동작으로부터 α에서 (M-α)범위의 시간지연후 기간 M동안 제1전송회로의 출력을 기억하고 기억된 시계열과 역순으로 전송하기 위한 기억용량을 지닌 제2메모리회로와, 제2메모리회로의 출력을 전송하기 위하여 전달특성이 G인 제3전송회로와, 제1메모리회로의 동작개시부터 제2메모리회로의 동작개시까지의 기간 M의 일부동안 제3전송회로의 출력과 제2메모리회로의 동작개시부터 제1메모리회로의 후속동작개시까지의 상기 기간 M의 나머지동안 제3전송회로의 출력을 전송하는 스위치회로와, 적어도 α에서(M-α)범위의 기간동안 스위치회로의 출력을 기억하고 기억된 시계열과 역순으로 전송하기 위한 기억용량을 지니는 제3메모리회로로 구성된 것을 특징으로 하는 신호처리장치.
3. 입력디지틀영상신호를 대역제한필터링하는 제1IIR형 디지틀필터와, 소정시계열로 상기 입력디지틀영상신호를 기억하고 상기 소정시계열과 역순으로 전송하는 제1시간축반전회로와, 제1시간축반전회로의 출력을 대역제한필터링하는 제2IIR형 디지틀필터와, 제2IIR형 디지틀필터의 출력을 기억하고 기억된 시계열과 역순으로 전송하는 제2시간축반전회로와, 상기 제2시간축반전회로의 출력과 제1IIR형 디지틀필터의 출력을 시간축을 맞춘 후 가산하는 제1가산기와. 제1가산기의 총합출력을 소정비율로 증폭하는 선형 증폭회로와, 상기 선형 증폭회로의 출력의 진폭을 비선형으로 변환하는 비선형 회로와, 상기 비선형 회로의 출력과입력디지틀영상신호를 시간축을 맞춘 후 가산하여, 입력디지틀 영상신호에 비해서 위상왜곡이 적고, 그의 진폭저감분만큼 증폭효과를 증가시킨 신호를 출력하는 제2가산기를 구비한 것을 특징으로 하는 신호처리장치.
4. 제3항에 있어서, 제1IIR형 디지틀필터와 제2IIR형 디지틀필터의 귀환루우프에 비선형 회로가 삽입되어 있어, 큰 진폭신호와 작은 진폭신호사이에 주파수 특성이 다른 것을 특징으로 하는 신호처리장치.
5. 입력디지틀영상신호를 대역제한필터링하는 제1IIR형 디지틀필터와, 소정시계열로 상기 입력디지틀영상신호를 기억하고 상기 소정시계열과 역순으로 전송하는 제1시간축반전회로와, 제1시간축반전회로의 출력을 대역제한필터링하는 제2IIR형 디지틀필터와, 제2IIR형 디지틀필터의 출력을 기억하고 기억된 시계열과역순으로 전송하는 제2시간축반전회로와, 상기 제2시간축반전회로의 출력과 제1IIR형 디지틀필터의 출력을 시간축을 맞춘 후 가산하는 가산기와, 상기 가산기의 총합출력을 소정비율로 증폭하는 선형 증폭회로와, 상기 선형 증폭회로의 출력의 진폭을 비선형으로 변환하는 비선형 회로와, 상기 비선형 회로의 출력과 입력디지틀영상신호를 시간축을 맞춘 후 감산하여, 입력디지틀영상신호에 비해서 위상왜곡이 적고 그의 진폭저감분만큼 증폭효과를 증가시킨 신호를 출력하는 감산기를 구비한 것을 특징으로 하는 신호처리장치.
6. 제5항에 있어서, 제1IIR형 디지틀 필터와 제2IIR형 디지틀필터의 귀환루우프에 비선형 회로가 삽입되어 있어, 큰 진폭신호와 작은 진폭신호사이에 주파수 특성이 다른 것을 특징으로 하는 신호처리장치.
7. 입력디지틀영상신호를 대역제한필터링하는 제1IIR형 디지틀필터와, 제1IIR형 디지틀필터와 병렬로 접속되어 소정시간 간격으로 입력신호를 시간축반전하는 N(N은 정수)개의 시간축반전회로와, 각각의 시간축반전회로의 N개의 출력을 대역제한필터링하는 N개의 IIR형 디지틀필터와, IIR형 디지틀필터의 N개의 출력을 일렬로 선택적으로 전송하는 선택스위치와, 선택스위치의 출력열을 그를의 원래의 시간축형태로 시간축반전하는 (N+1)번째의 시간축반전회로와, 상기 (N+1)번째의 시간축반전회로의 출력과 제1IIR형 디지틀필터의 출력을 시간축을 맞춘후 가산하는 가산기와, 상기 가산기의 총합출력을 소정비율로 증폭하는 선형증폭회로와, 상기 선형 증폭회로의 출력의 진폭을 비선형으로 변환하는 비선형 회로와, 상기 비선형 회로의 출력과 입력디지틀영상신호를 시간축을 맞춘후에 가산하여, 입력디지틀영상신호에 비해서 위상왜곡이 적고 그의 진폭분만큼 증폭효과를 증가시킨 신호를 출력하는 또 다른 가산기를 구비한 것을 특징으로 하는 신호처리장치.
8. 입력디지틀영상신호를 대역제한필터링하는 제1IIR 디지틀필터와, 제1IIR형 디지틀필터와 병렬로 접속되어 소정시간 간격으로 입력신호를 시간축반전하는 N(N은 정수)개의 시간축반전회로와, 각각의 시간축반전회로의 N개의 출력을 대역제한필터링하는 N개의 IIR형 디지틀필터와, IIR형 디지틀필터의 N개의 출력을 일렬로 선택적으로 전송하는 선택스위치와, 선택스위치의 출력열을 그들의 원래 시각축형태로 시간축반전하는 (N+1)번째의 시간축반전회로와, 상기 (N+1)번째의 시간축반전회로의 출력과 제1IIR형 디지틀필터의 출력을 시간축을 맞춘후 가산하는 가산기와, 상기 가산기의 총합출력을 소정비율로 증폭하는 선형 증폭회로와, 상기 선형 증폭회로의 출력의 진폭을 비선형으로 변환하는 비선형 회로와, 상기 비선형 회로의 출력과 입력디지틀영상신호를 시간축을 맞춘후에 가산하여, 입력디지틀영상신호에 비해서 위상왜곡이 적고 그의 진폭분만큼 증폭효과를 증가시킨 신호를 출력하는 감산기를 구비한 것을 특징으로 하는 신호처리장치.