KR960003735Y1

KR960003735Y1 - Clock generation circuit for preventing malfunction

Info

Publication number: KR960003735Y1
Application number: KR2019910000520U
Authority: KR
Inventors: 이상일
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-01-15
Filing date: 1991-01-15
Publication date: 1996-05-06
Also published as: KR920015854U

Abstract

내용 없음.No content.

Description

Clock generation circuit for preventing malfunction

제1도는 종래의 클럭 발생회로도.1 is a conventional clock generation circuit diagram.

제2도는 제1도에 있어서 타이밍도.FIG. 2 is a timing diagram of FIG.

제3도는 본 고안의 클럭 발생회로도.3 is a clock generation circuit diagram of the present invention.

제4도는 제3도에 있어서 타이밍도.4 is a timing diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

FF1, FF2 : 디플립플롭 X1 : 인버터FF1, FF2: Deflip-flop X1: Inverter

Q1, Q2 : 출력 CLK : 클럭Q1, Q2: Output CLK: Clock

본 고안은 디지탈 회로의 클럭(Clook) 생성에 관한 것으로, 특히 컴퓨터의 중앙처리장치(CPU)등의 시스템(System)에서 클럭이 중첩되어 발생할 수 있는 오동작을 방지하는데 적당하도록 한 오동작 방지용 클럭 발생 회로에 관한 것이다.The present invention relates to the generation of clock (Clook) of the digital circuit, and in particular, a clock generation circuit for preventing malfunctions that is suitable for preventing malfunctions caused by overlapping clocks in a system such as a central processing unit (CPU) of a computer. It is about.

종래의 기술구성은 제1도에 도시된 바와같이 디플립플롭(DFF)의 클럭단자(CK)에 클럭(CLK)이 입력되고, 그의 반절출력(QN)이 그의 입력(D)에 입력되게 구성되어 있다.In the prior art configuration, as shown in FIG. 1, the clock CLK is input to the clock terminal CK of the flip-flop DFF, and its half output QN is input to its input D. It is.

따라서, 제2도의 타이밍도에 도시된 바와같은 출력(Q)은 클럭(CLK)에 대하여 2분주된 출력을 내보낸다.Therefore, the output Q as shown in the timing diagram of FIG. 2 outputs an output divided by two with respect to the clock CLK.

이에 따라, 상기 클럭(CLK)에 의해 2분주된 펄스(Pulse)를 디지탈 시스템에 사용하면, 시스템 내에서의 단일 펄스로 인한 클럭스큐(Clock Skew)등이 발생하여 시스템의 오동작을 발생시키는 문제점이 있었다.Accordingly, when a pulse divided by two by the clock CLK is used in the digital system, a clock skew or the like caused by a single pulse in the system may occur, causing a malfunction of the system. there was.

본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여, 클럭을 입력받아 서로 중첩되지 않는 2개의 클럭을 발생하게 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve the above problems, the present invention is designed to generate two clocks that do not overlap each other by receiving a clock, which will be described in detail with reference to the accompanying drawings.

제3도는 본 고안의 클럭 발생회로도로서, 이에 도시한 바와같이 클럭(CLK)이 포지티브 에지 트리거형의 디플립플롭(FFI)의 크럭단자(CK1)에 인가됨과 아울러 인버터(X1)를 통해 포지티브 에지 트리거형의 디플립플롭(FF2)의 클럭단자(CK2)에 인가되게 접속하고, 상기 디플립플롭(FF1)의 출력(Q1)이 상기 디플립플롭(FF2)의 입력(D2)에 입력됨과 아울러 그 디플립플롭(FF2)의 반전출력(Q₂N)이 상기 디플립플롭(FF1)의 입력(D1)에 입력되게 접속하여 구성한 것으로, 이와 같이, 구성된 본 고안이 작용효과를 상세히 설명하면 다음과 같다.3 is a clock generation circuit diagram of the present invention, in which the clock CLK is applied to the clock terminal CK1 of the positive edge triggered flip-flop FFI and the positive edge through the inverter X1. It is connected so as to be applied to the clock terminal CK2 of the trigger flip-flop FF2, and the output Q1 of the flip-flop FF1 is input to the input D2 of the flip-flop FF2. The inverted output Q ₂ N of the flip-flop FF2 is connected to the input D1 of the flip-flop FF1. Same as

우선 제3도에 도시된 바와 같이 초기상태에 있어서 플리플롭(FF2)의 출력(Q₂N)은 하이(High)가 되어 플립프롭(FF1)의 입력(D)에 입력되고, 제4도의 타이밍도에 도시된 바와같이 일정한 클럭(CLK)이 입력될 때 포지티브 에지 트리거형의 디플립플롭(FF1)의 출력(Q1)은 클럭(CLK)의 첫번째 포지티브 에지(Edge)에서 트리거(Trigger)되어 약간의 딜레이(Delay)타임을 갖고 하이(High)상태가 된다. 이때 플립플롭의 특성상 일단 트리거(Trigger)된 후에는 다음 클럭펄스 포지티브 에지 전까지는 하이(High)상태를 유지한다.First, as shown in FIG. 3, in the initial state, the output Q ₂ N of the flip-flop FF2 becomes high and input to the input D of the flip-flop FF1, and the timing of FIG. As shown in the figure, when a constant clock CLK is input, the output Q1 of the positive edge triggered flip-flop FF1 is triggered at the first positive edge Edge of the clock CLK and slightly High state with a delay time of. At this time, after being triggered due to the characteristics of the flip-flop, the state remains high until the next clock pulse positive edge.

그리고 플립플롭(FF2)의 출력(Q2)은 클럭(CLK)신호가 인버터(X1)를 통해 들어오므로 클럭(CLK)의 첫번째 네가티브 에지(Negative Edge)에서 트리거되어 약간의 딜레이 타임(Delay Time)을 갖고 하이상태가 된다. 이 경우에도 마찬가지로 플립플롭의 특성상 일단 트리거된 후에는 다음 클럭펄스 네가티브 에지 전까지는 하이(High)상태로 유지하게 된다.In addition, the output Q2 of the flip-flop FF2 is triggered at the first negative edge of the clock CLK because the clock CLK signal is input through the inverter X1, thereby causing a slight delay time. Goes high with. In this case, the flip-flop characteristic maintains the high state once triggered until the next clock pulse negative edge.

이와 같은 동작은 제4도의 파형도에서 알 수 있는 바와같이 클럭(CLK)이 입력됨에 따라 반복하여, 디플립플롭(FF1), (FF2)에서 소정의 시간차를 두고 클럭펄스의 출력(Q1), (Q2)을 하게 된다.This operation is repeated as the clock CLK is input, as shown in the waveform diagram of FIG. 4, and the output pulse clock outputs Q1, (Q2).

이상에서 상세히 설명한 바와같이 본 고안의 오동작 방지용 클럭발생회로는 주클럭(CLK)에 대하여 2분주된 2개의 클럭펄스를 주클럭의 포지티브 펄스폭 만큼 시간간격을 두고 발생시킴으로써 디지탈 시스템의 중앙처리 장치(CPU)등에서 발생되는 클럭의 중첩현상을 방지할 수 있고, 또한 주클럭의 포지티브 펄스폭의 변화에 따라 2개의 클럭 펄스 간격을 조절할 수 있는 효과가 있게 된다.As described in detail above, the malfunction prevention clock generation circuit of the present invention generates two clock pulses divided by two with respect to the main clock CLK at a time interval equal to the positive pulse width of the main clock. The overlapping phenomenon of the clock generated by the CPU) can be prevented, and the two clock pulse intervals can be adjusted according to the change of the positive pulse width of the main clock.

Claims

The clock CLK is applied to the clock terminal CK1 of the flip-flop FF1 and inverted through the inverter X1 to be applied to the clock terminal CK2 of the flip-flop FF2. The inverted output Q ₂ N of the flip-flop FF2 and the output Q1 of the flip-flop FF1 are respectively input to the inputs D1 and D2 of the flip-flop FF1 and FF2, respectively. And the outputs (Q1) and (Q2) of the flip-flops (FF1) and (FF2) are output as clock pulses.