KR950009005Y1

KR950009005Y1 - An synchronous series data communication circuits

Info

Publication number: KR950009005Y1
Application number: KR2019910019829U
Authority: KR
Inventors: 최광진
Original assignee: 엘지전자 주식회사; 구자홍
Priority date: 1991-11-19
Filing date: 1991-11-19
Publication date: 1995-10-18
Also published as: KR930012371U

Abstract

내용 없음.No content.

Description

Receive Synchronization Signal Generation Circuit of Asynchronous Serial Data Communication Circuit

제1도는 종래 간이 교환 시스템의 비동기 직렬 데이타 통신 회로의 회로도.1 is a circuit diagram of an asynchronous serial data communication circuit of a conventional simple switching system.

제2도는 종래의 데이타 수신 방법을 설명하기 위한 파형도.2 is a waveform diagram illustrating a conventional data receiving method.

제3도는 본 고안에 의한 비동기 직렬 데이타 통신 회로의 수신동기 신호 발생회로에 대한 회로도.3 is a circuit diagram of a reception synchronous signal generating circuit of the asynchronous serial data communication circuit according to the present invention.

제4도는 본 고안에 의한 비동기 직렬 데이타 통신 회로의 수신동기 신호 발생회로에 대한 동작 타이밍도.4 is an operation timing diagram of a reception synchronous signal generation circuit of the asynchronous serial data communication circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 2 : 비교기 3, 8 : AND게이트1, 2: comparators 3, 8: AND gate

4 : NOT게이트 5 : 마이크로 프로세서4: NOT gate 5: microprocessor

6, 7, 9 : 제1, 제2 및 제3 D플립플롭 10 : 기준 바이어스 회로6, 7, 9: first, second and third D flip-flop 10: reference bias circuit

20 : 비교부 30 : 비동기 직렬 데이타 통신 회로20: comparison unit 30: asynchronous serial data communication circuit

40 : 수신동기 신호 발생회로 T : 트랜스40: Synchronization signal generating circuit T: Transformer

본 고안은 간이 교환 시스템의 비동기 직렬데이타 통신에 관한 것으로, 특히 비동기 직렬 데이타 수신시 마이크로 프로세서가 노이즈(Noise)를 스타트 비트(start bit)로 인식하는 것을 방지할 수 있는 비동기 직렬 데이타 통신회로의 수신동기신호 발생 회로에 관한 것이다.The present invention relates to asynchronous serial data communication of a simple switching system. In particular, the reception of an asynchronous serial data communication circuit capable of preventing the microprocessor from recognizing the noise as a start bit during asynchronous serial data reception. A synchronization signal generating circuit.

종래 간이교환 시스템의 비동기 직렬데이타 통신 회로는 제1도에 나타낸 바와 같이 구성된다. 도면에서 알수 있는 바와 같이 비동기 직렬데이타 통신회로(30)는 비동기 입출력 데이타를 처리하고 제어하는 마이크로 프로세서(5)와, 기준전압을 발생하도록 저항(R1~R4)로 이루어진 기준 바이어스 회로(10)와, 트랜스(T)로 부터의 비동기 직렬 데이타와 기준 바이어스 회로(10)로 부터의 기준전압을 비교해 데이타를 만들어 마이크로 프로세서(5)측으로 출려하도록 비교기(1, 2), AND게이트(3) 및 NOT게이트(4)로 연결 구성된 비교부(20)로 이루어진다. 비동기 직렬데이타가 트랜스(T), 기준 바이어스 회로(10)을 통해 비교부(20)에 입력될 경우, AND게이트(3)에서는 데이타가 출력되고 NOT게이트(4)에서는 비동기 직렬데이타의 스타트 비트가 출력된다. 마이크로 프로세서(5)는 인터럽트단(INT)에 입력된 AND게이트(4)로 부터의 스타트 비트를 먼저 확인한 후 스타트 비트가 확실한 경우에 인터럽트 됨으로써 AND 게이트(3)로 부터의 데이타를 입력단 (IN)을 통해 수신한다. 마이크로 프로세서(5)는 NOT게이트(4)로 부터의 스타트 비트를 확인하기 위해 계속 폴링(Polling)을 행해야 하는데, 제2 도에 나타낸 바와 같이 스타트 비트의 라인징 엣지(Rising Edge)에서 인터럽트가 발생한다.The asynchronous serial data communication circuit of the conventional simple switching system is constructed as shown in FIG. As can be seen from the figure, the asynchronous serial data communication circuit 30 includes a microprocessor 5 for processing and controlling asynchronous input / output data, and a reference bias circuit 10 composed of resistors R1 to R4 to generate a reference voltage. , Comparator (1, 2), AND gate (3) and NOT to compare the asynchronous serial data from the transformer (T) with the reference voltage from the reference bias circuit (10) to produce the data and feed it to the microprocessor (5) side. Comparing unit 20 is configured to be connected to the gate (4). When the asynchronous serial data is input to the comparator 20 through the transformer (T) and the reference bias circuit 10, the data is output from the AND gate (3) and the start bit of the asynchronous serial data from the NOT gate (4) Is output. The microprocessor 5 first checks the start bit from the AND gate 4 input to the interrupt terminal INT and is interrupted when the start bit is sure, thereby inputting data from the AND gate 3 to the input terminal IN. Receive through. The microprocessor 5 must continue polling to confirm the start bit from the NOT gate 4, and as shown in FIG. 2, an interrupt occurs at the rising edge of the start bit. do.

이상 설명한 간이 교환 시스템의 비동기 직렬 데이타 통신 회로(30)는 노이즈가 입력될 경우에 노이즈 신호를 마이크로 프로세서(5)측으로 출력하기 때문에, 마이크로 프로세서(5)는 노이즈에 의해서도 인터럽트가 발생되고, 스타트 비트가 확인될때까지 폴링 함으로 인한 시간 지연이 발생되어 마이크로 프로세서(5)의 이용 효율이 저하되는 문제점이 있었다.Since the asynchronous serial data communication circuit 30 of the simple switching system described above outputs a noise signal to the microprocessor 5 when noise is input, the microprocessor 5 generates an interrupt even by the noise, and the start bit. There was a problem that the time delay is caused by polling until it is confirmed that the utilization efficiency of the microprocessor 5 is reduced.

본 고안은 상술한 바와 같은 문제점을 감안하여 안출한 것으로, 비동기 직렬 데이타 수신시 마이크로 프로세서가 노이즈를 스타트 비트로 인식하는 것을 방지할 수 있는 비동기 직렬 데이타 통신 회로의 수신 동기신호 발생회로를 제공하는 데 목적이 있다.The present invention has been made in view of the above problems, and an object of the present invention is to provide a reception synchronization signal generating circuit of an asynchronous serial data communication circuit which can prevent the microprocessor from recognizing noise as a start bit when asynchronous serial data reception is performed. There is this.

상술한 목적을 달성하기 위하여, 본 고안은 비동기 직렬 데이타를 간이 교환 시스템의 마이크로 프로세서에 입력하는 비동기 직렬 데이타 통신회로에 있어서, 상기 비동기 직렬 데이타 통신회로와 상기 마이크로 프로세서 사이에 접속되며, 상기 비동기 직렬 데이타 통신 회로로 부터의 스타트 비트를 소정시간 지연하는 두 지연수단과, 상기 두 지연수단의 출력을 조합하는 AND 게이트와, 상기 AND게이트로 부터의 신호에 따라 수신동기신호를 상기 마이크로 프로세서의 인터럽트 단으로 출력하는 수단을 구비한 것을 특징으로 하는 비동기 직렬 데이타 통신 회로의 수신 동기신호 발생회로를 제공한다.In order to achieve the above object, the present invention provides an asynchronous serial data communication circuit for inputting asynchronous serial data into a microprocessor of a simple switching system, wherein the asynchronous serial data communication circuit is connected between the microprocessor and the asynchronous serial data. Two delay means for delaying the start bit from the data communication circuit for a predetermined time, an AND gate for combining the outputs of the two delay means, and a receive synchronization signal according to a signal from the AND gate. A receiving synchronous signal generating circuit of an asynchronous serial data communication circuit is provided.

상술한 구성에 의해서 본 고안은 마이크로 프로세서의 이용 효율성을 증가 시킬 수 있다.By the above configuration, the present invention can increase the utilization efficiency of the microprocessor.

이하 첨부된 도면을 참조하여 본 고안은 상세히 설명한다. 제3도는 본 고안에 의한 비동기 직렬 데이타 통신회로의 수신 동기신호 발생회로의 회로도이고, 제4도는 수신동기 발생회로의 동작 타이밍도이다. 제2도에서 알 수 있는 바와 같이, 기준 바이어스 회로(10) 및 비교부(20)로 이루어진 비동기 직렬 데이타 통신회로(30)와, 마이크로 프로세서(5)사이에 노이즈에 의한 인터럽트를 방지할 수 있도록 D플립플롭(6, 7, 9)과 AND게이트(8)로 연결 구성된 수신 동기 신호 발생회로(40)를 추가 하였다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. 3 is a circuit diagram of a reception synchronization signal generation circuit of the asynchronous serial data communication circuit according to the present invention, and FIG. 4 is an operation timing diagram of the reception synchronization generation circuit. As can be seen in FIG. 2, an interrupt due to noise can be prevented between the microprocessor 5 and the asynchronous serial data communication circuit 30 including the reference bias circuit 10 and the comparator 20. A reception sync signal generation circuit 40 consisting of the D flip-flops 6, 7, 9 and the AND gate 8 is added.

비동기 직렬 데이타 통신회로(30)는 제1도에서 설명한 바 있으므로, 이에 대한 설명은 생략한다.Since the asynchronous serial data communication circuit 30 has been described with reference to FIG. 1, description thereof will be omitted.

수신 동기 신호 발생회로(40)에 있어서, 제1 D 플립플롭(6)의 입력단(D)은 비교기(2)의 출력단에 접속되고, 제1 D플립플롭(6)의 출력단(Q)은 제2 D플립플롭(7)의 입력단(D)과 AND게이트(8)의 입력단에 접속되고, 제2 D플립플롭(7)의 출력단(Q)은 AND게이트(8)의 입력단에 접속되고, 제3 D플립플롭(9)의 클럭단(CLK)에는 AND게이트(8)의 출력단이 접속되고, 제 3D플립플롭(9)의 입력단(D)에는 +5V가 입력되고, 제3 D플립플롭(9)의 출력단(Q)은 마이크로 프로세서(5)의 인터럽트단(INT)에 접속된다. 또한, 제1, 제2 및 제3 D플립플롭(6, 7, 9)의 클럭단(CLK)에는 클럭 신호가 입력되고, 제1, 제2 및 제3 D플립플롭(6, 7, 9)의 리세트단(RS)은 마이크로 프로세서(5)의 리세트단(RS)에 접속된다. 제1, 제2 제3 D플립플롭(6, 7, 9)의 클럭단(CLK)에 입력되는 클럭신호의 속도는 입력되는 비동기 직렬 데이타 전송속도의 4배이다.In the reception synchronization signal generating circuit 40, the input terminal D of the first D flip-flop 6 is connected to the output terminal of the comparator 2, and the output terminal Q of the first D flip-flop 6 is An input terminal D of the 2D flip-flop 7 and an input terminal of the AND gate 8, an output terminal Q of the second D flip-flop 7 is connected to an input terminal of the AND gate 8, The output terminal of the AND gate 8 is connected to the clock terminal CLK of the 3D flip-flop 9, +5 V is input to the input terminal D of the 3D flip-flop 9, and the third D flip-flop ( The output terminal Q of 9) is connected to the interrupt terminal INT of the microprocessor 5. In addition, a clock signal is input to the clock terminal CLK of the first, second, and third D flip-flops 6, 7, 9, and the first, second, and third D flip-flops 6, 7, 9 are provided. Is connected to the reset end RS of the microprocessor 5. The speed of the clock signal input to the clock stage CLK of the first and second third D flip-flops 6, 7, 9 is four times the input asynchronous serial data transfer rate.

비동기 직렬데이타 통신회로(30)는 데이타 통신이 이루어지지 않을 때는 로우(Low)상태의 신호를 출력하다가 데이타 통신이 시작될때 비교기(2)를 통해 제4도의 (C)와 같은 하이(high)상태의 스타트 비트를 제1 D플립플롭(6)의 입력단(D)측으로 출력한다. 제1 D플립플롭(6)은 비교기(2)로 부터의 스타트 비트를, 클럭단(CLK)에 입력된 제4도의 (A)와 같은 클럭신호에 따라, 출력단(Q)을 통해 제4도의 (D)와 같이 제2 D플립플롭(7)의 입력단(D)과 AND게이트(8)의 입력단 측으로 출력한다. 제2 D플립플롭(7)은 제1 D플립플롭(6)으로 부터의 스타트 비트를, 클럭단(CLK)에 입력된 제4도의 (A)와 같은 클럭신호에 따라, 제4도의 (E)와 같이 AND게이트(8)의 입력단측으로 출력한다. AND 게이트(8)는 제1 D플립플롭(6)과 제2 D플립플롭(7)으로 부터의 스타트 비트를 논리곱하여 제4도의 (F)와 같이 제3 D플립플롭(9)의 클럭단(CLK)측으로 출력한다. 제3 D플립플롭(9)은 AND게이트(8)로 부터의 신호에 따라 제4도의 (G)와 같은 하이상태의 수신동기신호를 마이크로 프로세서(5)의 인터럽트단(INT)측으로 출력한다. 마이크로 프로세서(5)는 인터럽트단(INT)에 제 3 D플립플롭(9)으로 부터 제4도의 (G)와 같은 수신 동기 신호가 입력 되었을때 라이징 엣지에서 인터럽트 되어 입력단(IN)을 통해 비동기 직렬 데이타를 수신한다.The asynchronous serial data communication circuit 30 outputs a signal in a low state when data communication is not performed, and then a high state such as (C) of FIG. 4 through the comparator 2 when data communication starts. A start bit of? Is output to the input terminal D side of the first D flip-flop 6. The first D flip-flop 6 receives the start bit from the comparator 2 through the output stage Q in accordance with the clock signal as shown in FIG. 4A, which is input to the clock stage CLK. As shown in (D), the signal is output to the input terminal D of the second D flip-flop 7 and the input terminal of the AND gate 8. The second D flip-flop 7 receives the start bit from the first D flip-flop 6 in accordance with the clock signal as shown in FIG. 4A in FIG. Output to the input end side of the AND gate 8 as shown in FIG. The AND gate 8 logically multiplies the start bits from the first D flip-flop 6 and the second D flip-flop 7 by the clock stage of the third D flip-flop 9 as shown in FIG. Output to the (CLK) side. The third D flip-flop 9 outputs a high-speed reception synchronous signal as shown in (G) of FIG. 4 to the interrupt terminal INT side of the microprocessor 5 according to the signal from the AND gate 8. The microprocessor 5 is interrupted at the rising edge when the receiving synchronization signal as shown in (G) of FIG. 4 is input from the third D flip-flop 9 to the interrupt terminal INT, and is asynchronously connected through the input terminal IN. Receive data.

마이크로 프로세서(5)는 비동기 직렬 데이타를 모두 수신한 후에 리세트 신호를 제1, 제2 및 제3 플립플롭(6, 7, 9)의 리세트단(RS)측으로 출력하여, 제1, 제2 및 제 3 플립플롭(6, 7, 9)을 리세트 시킨후, 또다른 작업을 수행한다.After receiving the asynchronous serial data, the microprocessor 5 outputs the reset signal to the reset terminal RS side of the first, second, and third flip-flops 6, 7, and 9, and the first and the second signals. After resetting the second and third flip-flops 6, 7, 9, another operation is performed.

AND게이트(8)의 출력이 하이상태의 신호가 되기 위해서는, 비교기(2)로 부터 출력되는 스타트 비트가 본래 파형의 1/4이상 만큼 계속 입력되어야 하므로, 마이크로 프로세서(5)가 노이즈에 의해 인터럽트 되는 것을 방지할 수 있고, 마이크로 프로세서(5)가 스타트 비트가 확인 될때까지 폴링함으로 인한 지연시간이 없이 비동기 직렬 데이타를 수신할 수 있다.In order for the output of the AND gate 8 to be a high signal, the start bit output from the comparator 2 must be continuously input by at least 1/4 of the original waveform, so that the microprocessor 5 is interrupted by noise. Can be prevented and the microprocessor 5 can receive asynchronous serial data without the delay due to polling until the start bit is acknowledged.

따라서, 마이크로 프로세서(5)의 이용 효율성을 증대 시킬 수 있다.Therefore, the utilization efficiency of the microprocessor 5 can be increased.

Claims

An asynchronous serial data communication circuit for inputting asynchronous serial data into a microprocessor of a simple switching system, wherein the asynchronous serial data communication circuit 30 is connected between the asynchronous serial data communication circuit 30 and the microprocessor 5 to the asynchronous serial data communication circuit 30. Two delay means (6, 7) for delaying the start bit from the predetermined time, an AND gate (8) combining the outputs of the two delay means (6, 7), and a signal from the AND gate (8). And a means (9) for outputting a reception synchronization signal to the interrupt stage of the microprocessor (5).