KR960002932B1 - 가변회로 파라미터를 갖는 d/a 변환기 - Google Patents

가변회로 파라미터를 갖는 d/a 변환기 Download PDF

Info

Publication number
KR960002932B1
KR960002932B1 KR1019910014192A KR910014192A KR960002932B1 KR 960002932 B1 KR960002932 B1 KR 960002932B1 KR 1019910014192 A KR1019910014192 A KR 1019910014192A KR 910014192 A KR910014192 A KR 910014192A KR 960002932 B1 KR960002932 B1 KR 960002932B1
Authority
KR
South Korea
Prior art keywords
voltage
converter
voltages
output
operational amplifier
Prior art date
Application number
KR1019910014192A
Other languages
English (en)
Other versions
KR920005506A (ko
Inventor
오꾸야마 데쓰오
Original Assignee
후지쓰 가부시끼가이샤
세끼사와 요시
후지쓰 브이 엘 에스 아이 가부시끼가이샤
하요시 도시유끼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 세끼사와 요시, 후지쓰 브이 엘 에스 아이 가부시끼가이샤, 하요시 도시유끼 filed Critical 후지쓰 가부시끼가이샤
Publication of KR920005506A publication Critical patent/KR920005506A/ko
Application granted granted Critical
Publication of KR960002932B1 publication Critical patent/KR960002932B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/70—Automatic control for modifying converter range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

내용 없음.

Description

가변회로 파라미터를 갖는 D/A 변환기
제1도는 본 발명에 의한 제1실시예의 블록도.
제2도는 제1도에 도시한 전압-팔로워형(Voltage-follower type)형 연산 증폭기의 회로도.
제3도는 저항망 회로와 스위치 회로에 인가된 전압을 규정하는 2개의 연산 증폭기의 입력측에 제공된 스위치의 회로도.
제4도는 제1도에 도시한 본 발명의 제1실시예에 사용된 레지스터의 회로도.
제5도는 본 발명의 제1실시예에 사용된 전원전압을 나타내는 블록도.
제6도는 본 발명의 제2실시예에 대한 블록도.
본 발명은 D/A 변환기에 관한 것으로, 특히 아날로그 출력신호의 전압범위를 결정하는 가변회로 파라미터를 갖는 D/A 변환기에 관한 것이다.
D/A 변환기는 각종의 전자 장치에 널리 사용되고 있다. 종래의 D/A 변환기는 아날로그 출력전압의 상태(전압범위)를 결정하는 회로 파라미터가 고정되어 있어, 극히 제한된 분야나 특정의 분야에만 적합하다. 예로서, D/A 변환기는 디지탈 신호를 고전위측 기준전압과 저전위측 기준전압에 의해 설정된 전압범위내에서 절환하는 아날로그 신호로 변환한다. 근래에는, 복수의 D/A 변환기를 갖는 칩이 제조되고 있다. 보통, 고전위측과 저전위측 기준전압은 온-칩(on-chip) D/A 변환기에 공통으로 인가된다.
그래서, D/A 변환기는 동일한 아날로그 출력 전압범위를 갖는다. 고전위측 기준전압과 저전위측 기준전압이 외부에서 변화되면, D/A 변환기의 동일한 아날로그 출력 범위가 변경될 수가 있다. 그러나, 온-칩 D/A 변환기가 상이한 출력전압 범위를 갖는 것은 불가능하다. 각각의 온-칩 D/A 변환기마다 외부단자를 제공하여, 이 외부단자에 상이한 기준 전압을 공급하는 것은 가능할 수도 있으나, 이와같은 가능한 구조는 많은 수의 단자를 갖는다.
더우기, 각종의 회로 파라미터, 예로서 전압-팔로워형 연산 증폭기를 구비한 D/A 변환기에서 그 연산 증폭기의 사용유무, D/A 변환시간, 그 연산 증폭기의 전류구동능력등을 설정할 수가 없기 때문에, 소망하는 출력전압을 얻기 위해서는 몇 종류의 D/A 변환를 주비하여야 한다.
상술한 바와 같이, 종래에는 1개의 D/A 변환기에 여러가지 D/A 변환특성을 제공하거나 온-칩 D/A 변환기에 서로 다른 D/A 변환 특성을 제공하는 것은 극히 어렵거나 또는 불가능하였다.
본 발명의 일반적인 목적은 상기한 단점들이 제거된 개량된 D/A 변환기를 제공하는데 있다.
본 발명의 보다 특정의 목적은 아날로그 출력전압의 전압범위를 결정하는 각종의 호로 파라미터의 설정을 행할 수 있는 가변회로 파라미터를 갖는 D/A 변환기를 제공하는데 있다.
상기한 본 발명의 목적은 디지탈 입력신호를 출력전압범위내에서 아날로그 출력신호로 변환하여 제1기준전압과 제2기준전압하에 작동시키는 D/A 변환수단, D/A 변환수단에 접속되어, 제1제어 데이타에 따라 제1기준전압을 변화시키고 제2제어 데이타에 따라 제1기준전압에 관계없이 제2기준전압을 변화시키는 변화수단, 변화수단에 접속되어, 제1 및 제2제어 데이타를 기억하는 기억수단으로 구성되는 D/A 변환기로서, 출력전압범위의 크기가 제1 및 제2제어 데이타에 따라 선택적으로 변화되는 D/A 변환기에 의해 달성된다.
본 발명의 다른 목적은 상기한 구성으로 된 복수의 D/A 변환기를 포함한 D/A 변환기 장치를 제공하는데 있다.
본 발명의 또 다른 목적, 특징 및 이점등은 첨부한 도면에 의한 다음의 구체적인 설명으로부터 보다 명백히 표출된다.
제1도를 참조하여, 본 발명의 제1실시예를 설명한다. 4개의 D/A 변환기 11, 12, 13, 14 (채널 CH1-CH4)가 칩 100위에 형성되어 있다.
D/A 변환기 11-14는 동일한 구조를 가지므로, D/A 변환기 11에 대하여만 이하 상세히 설명하고자 한다.
고전위측 기준전압 Vref+는 D/A 변환기 11-14는 D/A 변환기 11-14에 공통으로 설치된 단자 15에 인가된다.
마찬가지로, 저전위측 기준전압 Vref-는 D/A 변환기 11-14에 공통으로 설치된 단자 16에 인가된다.
D/A 변환기 11은 8비트용의 D/A 변환기이고, R-2R 사다리형 저항항 회로 17을 갖는다. 도시한 바와 같이, 이 저항망 회로 17은 각각 저항치 R을 갖는 7개의 저항 18과 각각 저항치 2R을 갖는 8개의 가중(weighting) 저항 19를 포함한다. 또한 D/A 변환기 11은 8개의 스위치 회로 21로 이루어진 선택회로 20을 갖는다. 각 스위치회로 21은 P-채널 MOS 트랜지스터와 N-채널 MOS 트랜지스터로 이루어져 있다.
한쌍의 MOS 트랜지스터의 드레인은 대응하는 저항 19의 일단에 접속되어 있고, 저항 19의 타단은 2개의 인접한 저항 18을 직렬로 접속한 절점에 접속되어 있다.
한쌍의 MOS 트랜지스터의 게이트는 상호 접속되어 있고, 이 게이트에는 비트 D0(최하위 비트 ; LSB) 내지 D7(최상위비트 ; MSB)로 구성된 대응하는 비트의 디지탈 입력신호가 공급된다. 스위치회로 21의 8개의 P-채널 MOS 트랜지스터의 소스는 전압-팔로워형 연산 증폭기 22의 반전 입력단자와 출력단자에 접속되어 있다. 스위치 회로 21의 8개의 N-채널 MOS 트랜지스터의 드레인은 전압-팔로워형 연산 증폭기 23의 반전 입력단자와 출력단자에 접속되어 있다. P-채널 MOS 트랜지스터나 N-채널 MOS 트랜지스터는 대응하는 비트의 디지탈 입력신호의 값에 따라 ON 상태로 된다. 예로서, D0=0(로우레벨)일때, 대응하는 스위치 회로 21의 P-채널 MOS 트랜지스터가 ON 상태로 되어, 관련된 저항 19는 상기 P-채널 MOS 트랜지스터를 경유하여 연산 증폭기 22에 접속된다. 한편, D0=1(하이레벨)일때, 대응하는 스위치 회로 21의 N-채널 트랜지스터가 ON 상태로 되어, 관련된 저항 19는 상기 N-채널 MOS 트랜지스터를 경유하여 연산 증폭기 23에 접속된다.
저항망 회로 17은 연산 증폭기 22의 출력단자와, 비트(LSB) D0와 관련된 저항 18과 19가 접속되어 있는 절점에 접속되는 저항 24를 갖는다.
D/A 변환기 17은 단자 15와 16 사이에 접속되어 있는 전압분할 사다리형 저항망 회로 26을 포함한다.
저항망 회로 26은 단자 15와 16 사이에 직렬로 접속된 4개의 저항 25를 갖는다. 8개의 아날로그 스위치 S11, S12, S13, S14, S21, S22, S23, S24는 저항 25에 접속되어, 가변 고전위측 기준전압이 연산 증폭기 22의 비 반전 입력단자에 인가되고 가변 저전위측 기준전압이 연산 증폭기 23의 비 반전 입력단자에 인가된다.
저항망 회로 17의 출력전압범위는 아날로그 스위치 S11-S14중의 단 하나만을 그리고 아날로그 스위치 S21-S24중의 단 하나만을 폐쇄함으로써 변경이 가능하다. 연산 증폭기 22에 의해서 발생되어 저항망 회로 17에 인가된 아날로그 출력신호의 상한 전압은 연산 증폭기 22의 비 반전 입력단자의 전압에 따라 결정된다. 마찬가지로, 연산 증폭기 23에 의해서 발생되어 저항망 회로 17에 인가된 아날로그 출력신호의 하한전압은 연산 증폭기 23의 비 반전 입력단자의 전압에 따라 결정된다.
2개의 2비트 레지스터 R11과 R12는 각각 아날로그 스위치 S11-S14의 그룹 및 아날로그 스위치 S21-S24의 그룹과 접속하여 설치되어 있다.
레지스터 R11에 기억된 2비트 데이타는 아날로그 스위치 S11-S14중의 하나를 폐쇄하고, 레지스터 R12에 기억된 2비트 데이타는 아날로그 스위치 S21-S24중의 하나를 폐쇄한다.
전압-팔로워형 연산 증폭기 27은 스위치 29와 디지탈 입력신호의 비트 D7에 관련된 가중저항 19와 저항 18이 접속된 절점 Y 사이에 접속되어 있다.
보다 구체적으로, 연산 증폭기 27의 비 반전 입력단자는 절점 Y에 접속되어 있고, 그 반전 입력단자와 출력단자는 스위치 29에 접속되어 있다. 스위치 29는 1비트 레지스터 R13에 기억된 1비트 선택신호에 따라 절점 Y 또는 연산 증폭기 27의 출력단자 중 어느 하나를 선택한다.
스위치 29가 절점 Y로 절환할 때, 아날로그 출력신호는 출력단자 28에 직접 인가된다. 한편, 스위치 29가 연산 증폭기 27로 절환할 때, 아날로그 출력신호는 연산 증폭기 27을 통과하고 나서, 출력단자 28에 인가된다. 스위치 29는 출력단자 28에 접속된 다음 다음 단의 회로의 입력 임피던스에 의해서 제어된다.
제1도에 도시한 바와 같이, 레지스터 R11, R12, R13에 각각 대응하는 레지스터 R21, R22, R23이 D/A 변환기 12에 대해 설치되어 있다. 마찬가지로 레지스터 R31, R32, R33은 D/A 변환기 13에 대해 설치되어 있고, 레지스터 R41, R42, R43은 D/A 변환기 14에 대해 설치되어 있다.
제2도는 전압-팔로워형 연산 증폭기 27의 회로도이다. 제2도에 도시한 바와 같이, 연산 증폭기 27은 차동증폭회로 30과 출력 버퍼회로 31을 포함한다. 차동증폭회로 30은 P-채널 MOS 트랜지스터 32와 33, N-채널 MOS 트랜지스터 34와 35, 및 정전류 트랜지스터 36으로 구성되어 있다. 트랜지스터 32, 33의 소스는 Vcc 전원선에 접속되어 있고, 그 게이트는 트랜지스터 33의 드레인에 서로 접속되어 있다. 트랜지스터 32와 33은 전류 미러회로를 형성한다. 트랜지스터 34와 35의 드레인은 트랜지스터 32와 33의 드레인에 각각 접속되어 있다. 트랜지스터 34의 게이트는 제1도에 도시한 절점 Y에 접속되고, 트랜지스터 35의 게이트는 제1도에 도시한 스위치 29에 접속되어 있다. 트랜지스터 34와 35의 소스는 트랜지스터 35의 드레인에 접속되고, 트랜지스터 36의 소스는 접지되어 있다.
출력버퍼 회로 31은 P-채널 MOS 트랜지스터 37과 N-채널 MOS 트랜지스터 38로 구성되어 있다. 트랜지스터 37의 소스는 Vcc 전원선에 접속되고, 그의 드레인은 접지된 소스를 갖는 트랜지스터 38의 드레인에 접속되어 있다. 트랜지스터 37의 게이트는 트랜지스터 32와 34의 드레인이 서로 접속되는 절점 Z에 접속되어 있다. 트랜지스터 37과 38의 드레인은 제1도에 도시한 스위치 29에 접속되어 있다.
트랜지스터 36의 게이트 단자는 변환시간 설정회로 39에 접속되고 트랜지스터 38의 게이트는 전류 구동능력 설정 회로 40에 접속되어 있다.
변환시간 설정회로 39는 서로 다른 저항치를 갖는 전압 설정 저항 41-43, 스위치 44-46, 및 N-채널 MOS 트랜지스터 47로 구성된다. 저항 41-43은 Vcc 전원선과 스위치 44-46에 각각 접속되어 있다.
트랜지스터 47의 드레인과 게이트는 트랜지스터 36의 게이트와 스위치 44-46에 접속되어 있다. 트랜지스터 47의 소스는 접지되어 있다. 스위치 44-46중의 하나는 레지스터 R50에 기억된 2비트로 구성된 스위칭 신호에 따라 폐쇄된다.
트랜지스터 36의 게이트 전압의 변화는 차동증폭회로 30을 통과하는 전류량을 변화시켜서, 단자 28에 디지탈 입력신호를 아날로그 출력신호로 변환하는데 필요한 D/A 변환시간을 변화시킬 수 있다.
전류 구동능력 설정회로 40은 저항 48-50, 스위치 51-53 및 N-채널 MOS 트랜지스터 54로 구성되어 있고 이들은 회로 39의 구성요소들과 동일한 방식으로 접속으로 되어 있다. 스위치 51-53중의 하나는 레지스터 R60에 기억된 2비트로 구성되는 스위칭 신호에 따라 폐쇄된다. 트랜지스터 38의 게이트 전압의 변화는 출력버퍼 회로 31을 통과하는 전류량을 변화시켜서, 연산 증폭기 27의 전류 구동능력을 변화시킬 수 있다.
스위치 55는 트랜지스터 38의 게이트와 접지 사이에 접속되어, 레지스터 R70에 기억된 1비트 스위칭 신호에 의하여 제어된다.
제1도에 도시한 스위치 29가 절점 Y를 선택하는 동안, 스위치 55는 폐쇄되어, 연산 증폭기 27은 비활성 상태로 유지되어서, 연산 증폭기 27의 에너지 소비를 저감시킬 수 있다.
제3도는 제1도에 도시한 스위치 S11-S14의 회로도이다.
제3도에 도시한 바와 같이, 스위치 S11-S14는 P-채널 MOS 트랜지스터 Tr1, Tr2, N-채널 MOS 트랜지스터 Tr3, Tr4, NAND 게이트 61-64 및 인버터 65-69로 이루어져 있다.
레지스터 R60은 두개의 1비트 레지스터 영역 R11과 R12로 분할된다. NAND 게이트 62-64와 인버터 65-67은 트랜지스터 Tr1-Tr4중의 하나만을 ON시킨다.
제4도는 칩 100위에 형성된 레지스터의 그룹을 도시한 도이다. 제4도에서 도시한 바와 같이, 레지스터 그룹 70-74가 칩 100위에 형성되어 있다. 중앙처리장치(CPU) 150에 의해 발생되어 출력된 비트 D0-D19로 구성되는 직렬데이타는 이것에 의해 발생된 쉬프트 클록 CLK와 동기하여 직렬형태로 레지스터 군 그룹 70으로 이동되어 그 안에 쓰여진다.
비트 D0-D7은 아날로그 신호로 변활될 상기한 디지탈 입력 신호이다. 비트 D8은 제1도에 도시한 스위치 29를 제어하는데 사용된다. 비트 D9와 D10은 스위치 S21-S24중의 하나를 선택하는데 사용되며, 비트 D11과 D12는 스위치 S11-S14중의 하나를 선택하는데 사용되고, 또한 비트 D13은 제2도에 도시한 스위치 55를 제어하는데 사용된다. 비트 D14와 비트 D15는 스위치 51-53중의 하나를, 비트 D16과 D17은 스위치 44-46중의 하나를, 그리고 비트 D18과 D19는 레지스터 그룹 71-74중의 하나를 선택하는데 사용된다. 비트 D18과 D19는 CPU 150에 의해서 발생되어 출력된 부하신호 LD에 응답하여 비트 D18과 D19를 디코드하는 어드레스 디코더 75에 입력된다.
어드레스 디코더 75는 비트 D18과 D19를 디코드하여 레지스터 그룹 71을 선택할 때, 데이타 D0-D7은 레지스터 그룹 71의 대응하는 8비트 레지스터 영역에 써넣어지고, 비트 D8은 레지스터 R13에, 비트 D9와 D10은 상기한 2비트 레지스터 R12에, 그리고 비트 D11과 S12는 상기한 2비트 레지스터 R11에 써넣어진다. 또한, 비트 D13은 레지스터 R70에, 비트 D14와 D15는 레지스터 R60, 비트 D16과 D17은 레지스터 R50에 써넣어진다.
제5도를 참조하여 칩 100에 인가된 전원전압에 대하여 설명한다. 제5도에 도시한 바와 같이, 4개의 전원전압 VDD, VSS, VCC및 GND(접지)가 사용되었다. 전원전압 VDD와 VSS는 상기한 기준전압 Vref+와 Vref-에 각각 대응한다.
연산 증폭기 22,23,27은 전원전압 VDD와 GND를 수신한다.
디지탈 입력신호의 비트 D0-D7은 VCC또는 GND중 어느 하나와 같은 수치를 취한다.
VDD=VCC이고 VSS=GND인 경우, 2개의 전원전압만이 외부 장치로부터 칩 100에 공급된다. 칩 100이 4개이 전원, VDD, VCC, VSS, GND의 전원 단자를 가질 때 VDD와 VCC단자들은 단락되고, VSS와 GND 전원단자들도 단락된다. CPU 150은 레지스터 R11과 R12에 써넣어진 데이타를 제어하여 스위치 S11-S24가 선택회로 20에 의해 스위칭 동작이 실행될 수 있게 하는 전압 범위를 설정할 수가 있다. 즉, 연산 증폭기 22와 23의 출력전압의 차는 각 스위치 회로 21의 P-채널과 N-채널 트랜지스터의 임계전압의 합이상이어야 한다.
레지스터 R21, R41, R22, R32, R42에 써넣어진 데이타도 상기한 방법과 동일하게 제어된다.
VDD＞VCC와 VSS＜GND인 경우, 이때에는 4개의 상이한 전원 전압을 사용하는 것이 필요하다. 이 경우, CPU 150은 레지스터 R11과 R12에 써넣어진 데이타를 제어하여, VSS≤VCC와 VSS≥GND가 충족된다. 레지스터 R21, R31, R41, R22, R32, R42에 써넣어진 데이타는 상기한 바와 동일한 방법으로 제어된다.
VDD＜VCC와 VSS＞GND인 경우, 이때에는 4개의 상이한 전원전압을 사용하는 것이 필요하다. 이 경우, CPU 150은 레지스터 R11과 R12에 써넣어진 데이타를 제어하여, 스위치 S11-S24가 선택회로 20에 의해 스위칭 동작이 실행될 수 있게 하는 전압범위를 설정할 수가 있다. 즉, 연산 증폭기 22와 23의 출력전압의 차는 각 스위치 회로 21의 P-채널과 N-채널 트랜지스터의 임계전압의 이상이어야 한다. 레지스터 R21, R31, R41, R22, R32, R42에 써넣어진 데이타는 상기한 바와같은 방법으로 제어된다.
각 연산 증폭기 22와 23의 증강형(enhancement type) 트랜지스터를 포함하는 증강형 연산 증폭기일때, VDD와(GND+Vth) 사이의 전압을 갖는 아날로그 신호를 발생하는 반면에, 증강형 트랜지스터(제2도에 도시한 트랜지스터 34와 35에 해당)의 임계 전압이 Vth인 선형 D/A 변환 특성을 가진 VDD와 GND 이내의 전압을 수신한다. 이 경우, 전압범위는 연산 증폭기 22와 23에 의해 설정되어 절점 Y에서 얻어진 전압 범위와 동일한 것이 되고, 따라서 GND와 같은 아날로그 출력 전압이 출력될 수가 없다.
각 연산 증폭기 22와 23이 공핍형 트랜지스터를 포함하는 공핍형 연산 증폭기일 때, (VDD-Vth)와 GND 사이의 전압을 가진 아날로그 신호를 발생하는 반면에, 선형 D/A 변환 특성을 갖는 VDD와 GND 내에서 전압을 수신한다. 이 경우 VDD와 같은 아날로그 출력 전압은 출력될 수가 없다.
상기점을 감안하여, 연산 증폭기 22가 증강형 연산 증폭기이고, 연산 증폭기 23이 공핍형 연산 증폭기인 것이 바람직하다. 이러한 구성에 의하면, VDD와 GND 사이에서 변동하는 아날로그 출력신호를 얻는 것이 가능하게 된다. 이제제6도를 참조하여 본 발명의 제2실시예를 설명한다. 이 도면은 12개의 8비트 변환기 811-8112가 형성되어 있는 D/A 변환기 칩 200의 전체 구조를 나타내고 있다.
12비트 쉬프트 레지스터 82는 CPU 150에서, 디지탈 입력 신호의 8비트 D0-D7과 D/A 변환기 811-8112중의 하나를 선택하기 위한 4비트 D0-D7로 구성되는 12비트 데이타 SD1를 수신한다. 디지탈 입력신호의 비트 D0-D7은 12개의 18비트 래치 회로, 851-8512에 입력되고 나서, 각각 D/A 변환기 811-8112에 인가된다. 10비트 쉬프트 레지스터 83은 CPU 150에서, 각각 상기한 비트 D8-D17에 대응하는 비트 D12-D21로 구성되는 10비트 직렬 데이타 SD2를 수신한다.
비트 D12-D21은 래치회로 851-8512에 의해서 래치되고 나서, D/A 변환기 811-8112와 스위치 29를 접속하는 선은 생략하였다. D/A 변환기 811-8112에 의해서 출력된 아날로그 출력신호는 각각의 연산 증폭기 28의 출력신호를 수신하는 각각의 스위치 29에 입력된다. 스위치 29에 의해 선택된 출력신호는 A01-A012로 부호표기되어 있다. 제6도에 도시한 바와 같이, VDD와 GND선 87과 88이 이어져 있다. 도면의 간소화를 위하여, 제6도에는 VDD와 GND이 동일한 전원선에 전달된다. 전원전압 VDD와 VEE는 D/A 변환기 811-8112에 인가된다.
쉬프트 레지스터 82와 83을 각각의 D/A 변환기 811-8112에 설치할 수 있고, 이 경우에는, 디코더 84를 생략할 수가 있다. 쉬프트 레지스터를 제4도에 도시한 쉬프트 레지스터와 동일한 방법으로 사용하는 것도 또한 가능하다.
R-2R 사다리형 저항망 회로 17을 2nR 사다리형 저항망 회로 또는 다른 형의 회로로 대체가 가능하다. 본 발명은 8비트 D/A 변환기외의 D/A 변환기들을 포함한다. 제1도에 도시한 저항 25의 저항치를 4개의 저항 25중에서 3개의 저항이 서로 같게하고, 나머지 한개의 저항 25가 다른 저항 25의 저항치와 다르게 하도록 설정할 수도 있다. 또한 쉬프트 레지스터를 제4도에 도시한 쉬프트 레지스터와 동일한 방법으로 사용하는 것도 가능하다. 레지스터에 데이타를 써넣도록, 제4도 또는 제6도에 도시한 직렬전송 대신에 병렬전송의 적용도 가능하다.
본 발명은 구체적으로 설명한 실시예에 국한되는 것이 아니며, 변화와 변경이 본 발명의 범위에서 이탈함이 없이 이루어질 수 있다.

Claims (30)

  1. 디지탈 입력신호를 출력전압범위내에서 아날로그 출력신호로 변환하여 제1기준전압과 제2기준전압하에 작동시키는 D/A 변환수단(17,22,23), 상기 D/A 변환수단에 접속되어, 제1제어 데이타에 따라 제1기준전압을 변화시키고, 제2제어 데이타에 따라 제1기준전압에 관계없이 제2기준전압을 변화시키는 변화수단(25,26,S11-S14,S21-S24), 상기 변화수단에 접속되어, 제1 및 제2제어 데이타를 기억하는 기억수단(R11-R13)으로 구성되는 D/A 변환기에 있어서, 출력전압범위의 크기가 제1 및 제2제어 데이타에 따라 선택적으로 변화되는 D/A 변환기.
  2. 제1항에 있어서, 상기 D/A 변환수단이 복수의 저항(18,19)을 포함하는 저항망수단(17), 제1전압을 발생시키는 제1전압설정 수단(22), 제2전압을 발생시키는 제2전압설정 수단(23), 제1 및 제2전압은 제1 및 제2제어 데이타에 대응하고 ; 상기 저항망수단과 상기 제1 및 제2전압설정 수단에 결합되어, 상기 디지탈 입력신호에 따라 상기 저항망수단의 저항을 상기 제1 및 제2전압설정 수단에 선택적으로 접속하는 스위치 수단(20,21)으로 구성되며, 상기 변화수단이 상기 제1 및 제2전압을 변화시키도록 상기 제1 및 제2기준전압에 따라 제1 및 제2전압설정 수단을 제어하는 수단(25,26,S11-S14, S21-S24)으로 구성되는 D/A 변환기.
  3. 제2항에 있어서, 상기 제1 및 제2전압설정 수단을 제어하는 수단이 상기 제1 및 제2기준전압사이의 차를 복수의 분할전압으로 분할하는 전압분할수단(25,26)과, 이 전압분할 수단에 결합되어, 외부장치에서 공급된 데이타에 따라 복수의 분할전압으로부터 소망의 분할전압을 선택하는 스위치 수단(S11-S14,S21-S24)으로 구성되고, 상기 제1 및 제2전압설정 수단은 각각 상기 소망의 분할전압에서 상기 제1 및 제2전압을 발생시키는 D/A 변환기.
  4. 제3항에 있어서, 상기 제1전압설정 수단이 상기 소망의 분할전압중 하나를 수신하는 제1입력단자, 제2입력단자 및 제2입력 단자에 접속된 제1출력 단자를 갖는 제1연산 증폭기(22)로 구성되되, 제1전압이 상기 제1출력 단자를 거쳐 출력되며, 상기 제2전압설정 수단이 상기 소망의 분할전압중 하나를 수신하는 제3입력단자, 제4입력단자 및 제4입력 단자에 접속된 제2출력 단자를 갖는 제2연산 증폭기(23)로 구성되되, 제2전압이 상기 제2출력 단자를 거쳐 출력되는 D/A 변환기.
  5. 제4항에 있어서, 상기 제1연산 증폭기가 증강형 연산 증폭기로 구성되고, 상기 제2연산 증폭기가 공핍형 연산 증폭기로 구성되는 D/A 변환기.
  6. 제1항에 있어서, 상기 기억수단이 외부장치에서 공급된 데이타를 기억하는 레지스터 수단(R11-Rl3)으로 구성되는 D/A 변환기.
  7. 제1항에 있어서, 상기 아날로그 출력전압을 수신하여 증폭된 아날로그 출력전압을 출력하는 전압-팔로워형 연산 증폭기(27), 및 전압-팔로워형 연산 증폭기, 상기 D/A 변환수단과 상기 기억수단에 결합되어 외부장치에서 공급된 데이타에 따라 상기 D/A 변환수단에서의 상기 출력전압 또는 상기 증폭된 아날로그 출력중 어느 하나를 선택하는 선택수단(27,R13)으로 더 구성되는 D/A 변환기.
  8. 제7항에 있어서, 상기 전압-팔로워형 연산 증폭기가 상기 아날로그 출력신호를 증폭하는 차동증폭수단(30)과, 차종증폭기수단에 결합되어, 차동증폭수단에서 상기 아날로그 출력신호를 버퍼링하는 출력버퍼수단(31)으로 구성되어, 상기 증폭된 아날로그 출력 신호가 상기 출력버퍼 수단에 의해 출력되고, 상기 변화수단이 상기 차동증폭수단의 다른 이득에 대응하는 복수의 제어전압을 발생시키는 변화시간 설정수단(39)으로 구성되고, 상기 기억수단이 외부장치에 공급된 상기 데이타에 따라 상기 복수의 제어전압중 하나를 선택하는 레지스터 수단(R50)으로 구성되는 D/A 변환기.
  9. 제8항에 있어서, 상기 변화수단이 상기 출력버퍼 수단의 다른 구동능력에 대응하는 복수의 제어전압을 발생시키는 구동능력 설정수단(40)으로 구성되고, 상기 기억수단이 외부장치에서 공급된 상기 데이타에 따라 상기 변화 수단의 복수의 제어전압중 하나를 선택하는 레지스터 수단(R60)으로 구성되는 D/A 변환기.
  10. 제8항에 있어서, 상기 변화수단이 상기 전압-팔로워형 연산 증폭기를 비활성화시키는 스위치수단(55)으로 구성되고, 상기 기억수단은 상기 변화수단이 상기 전압-팔로워형 연산 증폭기를 비활성화시키는지 유무를 나타내는 데이타를 기억하는 레지스터 수단(R70)으로 구성되는 D/A 변환기.
  11. 제1항에 있어서, 상기 기억수단이 상기 제1 및 제2제어 데이타에 각각 관련된 기억영역을 가져, 상기 제1 및 제2제어 데이타에 각각 관련된 정보를 상기 기억영역에 기억시키는 레지스터 수단(71)으로 구성되는 D/A 변환기.
  12. 제11항에 있어서, 상기 레지스터 수단이 쉬프트 레지스터로 구성되는 D/A 변환기.
  13. 제2항에 있어서, 상기 제1 및 제2전압설정 수단이 제1전원전압(Vref+,VDD)과 제2전원전압(Vref-,VSS)을 수신하고, 상기 제1전원전압이 상기 제1기준전압과 같고, 상기 제2전원전압이 상기 제2전원전압이 상기 제2기준전압과 같은 D/A 변환기.
  14. 제2항에 있어서, 상기 제1 및 제2전압설정 수단이 제1전원전압과 제2전원전압을 수신하고, 상기 제1전원전압이 상기 제1기준전압과 다르며, 상기 제2전원전압이 상기 제2기준전압과 다른 D/A 변환기.
  15. 칩(100,200)과 칩상에 형성된 복수의 D/A 변환기(11-14,811-8112)로 구성되는 D/A 변환기 장치로서, 상기 D/A 변환기의 각각이 디지탈 입력신호를 출력전압 범위내에서 아날로그 출력신호로 변환하여 제1기준전압과 제2기준전압하에 작동시키는 D/A 변환수단(17,22,23), 상기 D/A 변환수단에 접속되어, 제1제어 데이타에 따라 제1기준전압을 변화시키고 제2제어 데이타에 따라 제1기준전압을 변화시키고 제2제어 데이타에 따라 제1기준전압에 관계없이 제2기준전압을 변화시키는 변화수단(25,26,S11-S14,S21-S24), 상기 변화수단에 접속되어, 제1 및 제2제어 데이타를 기억하는 기억수단(R1-R13,R21-R23,R31-R33,R41-R43,70-74,82,83,851-8512)으로 구성되는 D/A 변환기 장치에 있어서, 출력전압범위의 크기가 제1 및 제2제어 데이타에 따라 선택적으로 변화되는 D/A 변환기 장치.
  16. 제15항에 있어서, 상기 D/A 변환기 장치가 외부선택신호에 따라 상기 D/A 변환기중 하나를 선택하는 디코더 수단(75,84)으로 구성되고, 상기 기억수단은 상기 디코더 수단에 의해 레지스터를 개별적으로 선택하는 경우에 외부장치에서 공급된 데이타를 기억하는, 상기 D/A 변환기에 각각 관련된 복수의 레지스터로 구성되는 변환기 장치.
  17. 제15항에 있어서, 상기 D/A 변환기 장치는 외부선택신호에 따라 상기 D/A 변환기중 하나를 선택하는 디코더 수단(75,84) 및 상기 디코더 수단에 의해 레지스터를 개별적으로 선택하는 경우에 외부장치에서 공급된 상기 디지탈 입력신호를 기억하는, 상기 D/A 변환기에 각각 관련된 복수의 레지스터(R11-R13,R21-R23,R31-R33,R41,R43,70-74,82,83,851-8512)로 구성되는 D/A 변환기 장치.
  18. 제15항에 있어서, 상기 D/A 변환기의 각각의 D/A 변환수단이 복수의 저항(18,19)을 포함하는 저항망수단(17) ; 제1전압을 발생시키는 제1전압설정 수단(22) ; 제2전압을 발생시키는 제2전압설정 수단(23), 제1 및 제2전압은 제1 및 제2제어 데이타에 대응하고 ; 상기 저항망수단과 상기 제1 및 제2전압설정 수단에 결합되어, 상기 디지탈 입력신호에 따라 상기 저항망수단의 저항을 상기 제1 및 제2전압설정 수단에 선택적으로 접속하는 스위치 수단(20,21)으로 구성되며, 상기 변화수단이 상기 제1 및 제2전압을 변화시키도록 상기 제1 및 제2기준전압에 따라 제1 및 제2전압설정 수단을 제어하는 수단(25,26,S11-S14,S21-S24)으로 구성되는 D/A 변환기 장치.
  19. 제18항에 있어서, 상기 D/A 변환기의 각각의 제1 및 제2제어전압설정 수단을 제어하는 수단이 상기 제1 및 제2기준전압사이의 차를 복수의 분할 전압으로 분할하는 전압분할수단(25,26)과, 이 전압분할수단에 결합되어, 외부장치에서 공급된 데이타에 따라 복수의 분할전압으로부터 소망의 공급된 데이타에 따라 복수의 분할전압으로부터 소망의 분할전압을 선택하는 스위치 수단(S11-S14,S21-S24)으로 구성되고, 상기 제1 및 제2전압설정 수단은 각각 상기 소망의 분할전압에서 상기 제1 및 제2전압을 발생시키는 D/A 변환기 장치.
  20. 제19항에 있어서, 상기 D/A 변환기의 각각의 제1전압설정 수단이 상기 소망의 분할전압중 하나를 수신하는 제1입력단자, 제2입력단자 및 제2입력단자에 접속된 제1출력 단자를 갖는 제1연산 증폭기(22)로 구성되고, 제1전압은 상기 제1출력 단자를 거쳐 출력되며, 상기 D/A 변환기의 각각의 제2전압 설정 수단이 상기 소망의 분할전압중 하나를 수신하는 제3입력단자, 제4입력단자 및 제4입력단자에 접속된 제2출력단자를 갖는 제2연산 증폭기(23)로 구성되고, 제2전압이 상기 제2출력단자를 거쳐 출력되는 D/A 변환기 장치.
  21. 제20항에 있어서, 상기 D/A 변환기의 각각의 제1연산 증폭기가 증강형 연산 증폭기로 구성되고, 상기 D/A 변환기의 각각의 제2연산 증폭기가 공핍현 연산 증폭기로 구성되는 D/A 변환기 장치.
  22. 제15항에 있어서, 상기 D/A 변환기의 각각의 기억수단이 외부장치에서 공급된 데이타를 기억하는 레지스터 수단으로 구성되는 D/A 변환기 장치.
  23. 제15항에 있어서, 상기 D/A 변환기의 각각이 상기 아날로그 출력전력을 수신하여 증폭된 아날로그 출력전압을 출력하는 전압-팔로워형 연산 증폭기(27) 및 전압-팔로워형 연산 증폭기, 상기 D/A 변환수단과 상기 기억수단에 결합되어, 외부장치에서 공급된 데이타에 따라 상기 D/A 변환수단에서의 아날로그 출력전압 또는 상기 증폭된 아날로그 출력전압중 어느 하나를 선택하는 선택수단(27,R13)으로 더 구성되는 D/A 변환기 장치.
  24. 제23항에 있어서, 상기 D/A 변환기의 각각의 전압-팔로워형 연산 증폭기가 상기 아날로그 출력신호를 증폭하는 차동 증폭수단(30)과, 차동 증폭수단에 결합되어, 차동 증폭수단에서 상기 아날로그 출력신호를 버퍼링하는 출력버퍼수단(31)으로 구성되어, 상기 증폭된 아날로그 출력신호가 상기 출력버퍼 수단에 의해 출력되고, 상기변화수단이 상기 증폭수단의 다른 이득에 대응하는 복수의 제어전압을 발생시키는 변환수단 설정수단(39)으로 구성되고, 상기 기억수단이 외부장치에서 공급된 상기 데이타에 따라 상기 복수의 제어전압중 하나를 선택하는 레지스터 수단(R50)으로 구성되는 D/A 변환기 장치.
  25. 제24항에 있어서, 상기 D/A 변환기의 각각의 변화수단이 상기 출력버퍼수단의 다른 구동능력에 대응하는 복수의 제어전압을 발생시키는 구동능력 설정수단(40)으로 구성되고, 상기 설정제어수단이 외부장치에서 공급된 상기 데이타에 따라 상기 변화수단의 복수의 제어전압중 하나를 선택하는 레지스터 수단(R60)으로 구성되는 D/A 변환기 장치.
  26. 제24항에 있어서, 상기 D/A 변환기의 각각의 변화수단이 상기 전압-팔로워형 연산 증폭기를 비활성시키는 스위치수단(55)으로 구성되고, 상기 D/A 변환기의 각각의 기억수단은 상기 변화수단이 상기 전압-팔로워형 연산 증폭기를 비활성화시키는지의 유무를 나타내는 데이타를 기억하는 레지스터 수단(R70)으로 구성되는 D/A 변환기 장치.
  27. 제15항에 있어서, 상기 D/A 변환기의 각각의 기억수단이 상기 제1 및 제2제어 데이타에 각각 관련된 기억영역을 가져, 상기 제1 및 제2제어 데이타에 각각 관련된 정보를 상기 기억영역에 기억하는 레지스터 수단(R11-R13,R21-R23,R31-R33,R41,R43,70-74,82,83,851-8512)으로 구성되는 D/A 변환기 장치.
  28. 제27항에 있어서, 상기 D/A 변환기의 각각의 레지스터 수단이 쉬프트 레지스터로 구성되는 D/A 변환기 장치.
  29. 제18항에 있어서, 상기 D/A 변환기의 각각의 제1 및 제2전압설정 수단이 제1전원전압(Vref+,VDD)과 제2전원전압(Vref-,VSS)을 수신하고, 상기 제1전원전압이 상기 제1기준전압과 같고, 상기 제2전원전압이 상기 제2기준전압과 같은 D/A 변환기 장치.
  30. 제18항에 있어서, 상기 D/A 변환기의 각각의 제1 및 제2전압설정 수단이 제1전압전압과 제2전원전압과 수신하고, 상기 제1전원전압이 상기 제1기준전압과 다르며, 상기 제2전원전압이 상기 제2기준전압과 다른 D/A 변환기 장치.
KR1019910014192A 1980-08-18 1991-08-17 가변회로 파라미터를 갖는 d/a 변환기 KR960002932B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2-217804 1980-08-18
JP1990-217804 1990-08-18
JP21780490 1990-08-18

Publications (2)

Publication Number Publication Date
KR920005506A KR920005506A (ko) 1992-03-28
KR960002932B1 true KR960002932B1 (ko) 1996-02-28

Family

ID=16709999

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910014192A KR960002932B1 (ko) 1980-08-18 1991-08-17 가변회로 파라미터를 갖는 d/a 변환기

Country Status (3)

Country Link
US (1) US5212482A (ko)
EP (1) EP0472372A3 (ko)
KR (1) KR960002932B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851874B2 (en) 2006-08-30 2010-12-14 Dongbu Hitek Co., Ltd. Semiconductor device and method for manufacturing the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5283579A (en) * 1992-03-06 1994-02-01 Micro Power Systems, Inc. Digital to analog converter having high multiplying bandwidth
JPH06132828A (ja) * 1992-10-14 1994-05-13 Mitsubishi Electric Corp Ｄ／ａ変換装置
US5396245A (en) * 1993-01-21 1995-03-07 Linear Technology Corporation Digital to analog converter
USRE38083E1 (en) 1994-03-18 2003-04-22 Analog Devices, Inc. Rail-to-rail DAC drive circuit
US5554986A (en) * 1994-05-03 1996-09-10 Unitrode Corporation Digital to analog coverter having multiple resistor ladder stages
JP3534179B2 (ja) * 2000-03-31 2004-06-07 ヤマハ株式会社 デジタル／アナログ変換器
US6369733B1 (en) * 2001-04-26 2002-04-09 Cirrus Logic, Inc. Method and system for operating two or more dynamic element matching (DEM) components with different power supplies for a delta-sigma modulator of an analog-to-digital converter
US6937178B1 (en) 2003-05-15 2005-08-30 Linear Technology Corporation Gradient insensitive split-core digital to analog converter
KR100564630B1 (ko) * 2004-08-06 2006-03-29 삼성전자주식회사 디지털 입력 신호의 변화에 무관하게 고정적인 오프셋을가지는 아날로그 신호를 출력하는 ｄ／ａ 컨버터
JPWO2010137095A1 (ja) * 2009-05-27 2012-11-12 パナソニック株式会社 抵抗型デジタル／アナログ変換器
US8248107B2 (en) * 2010-03-11 2012-08-21 Altera Corporation High-speed differential comparator circuitry with accurately adjustable threshold

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3376557A (en) * 1965-05-10 1968-04-02 Leach Corp Digital data acquisition system with amplifiers having automatic binary gain controlcircuits
US3997892A (en) * 1973-07-27 1976-12-14 Trw Inc. Digital to analog converter with improved companding
DE2430018C3 (de) * 1974-06-22 1980-03-13 Deutsche Texaco Ag, 2000 Hamburg Anordnung zur stufenlosen Kompression digital gespeicherter Datenfolgen zwecks analoger Wiedergabe
US4338591A (en) * 1981-06-09 1982-07-06 Analog Devices, Incorporated High resolution digital-to-analog converter
US4491825A (en) * 1981-06-09 1985-01-01 Analog Devices, Incorporated High resolution digital-to-analog converter
US4543560A (en) * 1984-02-17 1985-09-24 Analog Devices, Incorporated Two-stage high resolution digital-to-analog converter
JPH065819B2 (ja) * 1989-06-29 1994-01-19 ヤマハ株式会社 Ａ／ｄ変換装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851874B2 (en) 2006-08-30 2010-12-14 Dongbu Hitek Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
EP0472372A2 (en) 1992-02-26
KR920005506A (ko) 1992-03-28
EP0472372A3 (en) 1994-06-15
US5212482A (en) 1993-05-18

Similar Documents

Publication Publication Date Title
US5969657A (en) Digital to analog converter
KR100186679B1 (ko) 디지탈-아날로그 변환회로
US5801655A (en) Multi-channel D/A converter utilizing a coarse D/A converter and a fine D/A converter
KR960002932B1 (ko) 가변회로 파라미터를 갖는 d/a 변환기
EP0102609B1 (en) Digital-analog converter
US7365670B2 (en) Digital-to-analog converter
US5696508A (en) Comparator-offset compensating converter
US5585795A (en) D/A converter including output buffer having a controllable offset voltage
US7262652B2 (en) Current driver, data driver, and display device
US7026971B2 (en) Monotonic precise current DAC
US7602326B2 (en) Digital-to-analog converter having resistor string with ranges to reduce circuit elements
EP0378840A2 (en) Digital to analog converter having single resistive string with shiftable voltage thereacross
US5218364A (en) D/a converter with variable biasing resistor
KR100316428B1 (ko) 전압선택회로및d/a변환기
US5568146A (en) Digital/analog converter
JPH07202704A (ja) ディジタル／アナログ変換器
US5065159A (en) Digital to analog converter with switching logic minimization
US5230054A (en) Priority order judging device
US6181265B1 (en) Non-linear digital-to-analog converter
KR100514320B1 (ko) 디지털/아날로그 변환기
US4803461A (en) R-2R type D/A converter circuit
US5220306A (en) Digital signal comparator for comparing n-bit binary signals
US7277036B2 (en) Digital-to-analog converting circuit
JPH057159A (ja) デイジタル−アナログ変換器
US6696990B2 (en) Binary encoding circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060223

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee