KR960002761A - 개선된 리드를 갖는 반도체 패키지 및 그 제조방법 - Google Patents

개선된 리드를 갖는 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

다수의 와이어를 갖는 고밀도의 반도체 패키지에 있어서, 와이어의 수가 증가함에 따라 와이어가 단락되거나 처지는 현상이 발생하여 반도체 패키지의 불량이 갈수록 심해지고 있기 때문에 리드 프레임고 반도체 칩과 본딩 와이어로 구성된 반도체 패키지에서 제1리드와 적어도 2열 이상의 리드를 형성하여 리드를 적층하고, 이들 리드사에에 폴리이미드계의 수지를 부착하여 절연하고, 외부 리드를 몰드의 측면 및 밑면으로 돌출시켜 이와같은 문제를 해결하였다. 따라서 적층형 리드구조는 고집적의 좁은 면적에 고집적을 요구하는 반도체 칩을 실장하는데 이용될 수 있다.

Description

개선된 리드를 갖는 반도체 패키지 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 이 발명에 따른 개선된 리드를 갖는 반도체 패키지의 일실시예를 나타내는 평면도,
제3도는 이 발명에 따른 개선된 리드를 갖는 반도체 패키지의 일실시예를 나타내는 단면도,
제4도는 제3도의 인캡슐레이션 후의 단면도.

Claims (14)

  1. 반도체 패키지에 있어서, 통상의 반도체 패키지에 사용되는 리드 프레임 다이패드위에 장착된 집적회로칩과; 상기 리드 프레임의 절곡된 외부 리드를 갖는 제1리드와 외부 선단에 형성된 표면실장용 하부리드를 갖는 제2리드사이에 폴리이미드계의 수지를 게재하여 제1리드/수지/제2리드의 3층 구조로 된 리드부와; 상기 집적회로 칩의 본딩패드와 상기 제1리드 및 제2리드를 전기적으로 접속하는 본딩와이어와; 상기 집적회로 칩이 실장된 리드 프레임을 외부 환경으로부터 보호하기 위하여 인캡슐레이션한 에폭시 몰딩 컴파운드로 구성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지.
  2. 제1항에 있어서, 상기 제1리드가 패키지상에서 듀얼 인라인 패키지 방식으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지.
  3. 제1항에 있어서, 상기 제1리드가 패키지상에서 스몰 인라인 패키지 방식으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지.
  4. 제1항에 있어서, 상기 제1리드가 패키지상에서 쿼드 플렛 패키지 방식으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지.
  5. 제1항에 있어서, 상기 표면실자용 하부 리드가 패키지상에서 적어도 1열 이상의 핀 그리드 어레이 방식으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지.
  6. 제1항에 있어서, 상기 표면실자용 하부 리드가 패키지상에서 적어도 1열 이상의 볼 그리드 어레이 방식으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지.
  7. 제1항에 있어서, 상기 제2리드가 적어도 2층 이상으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지.
  8. 반도체 패키지에 사용되는 리드 프레임 다이패드위에 집적회로 칩을 접착시키는 공정과; 상기 리드 프레임의 제1리드사이에 폴리이미드계의 수지를 개재하여 상기 수지에 제2리드를 접착시키는 공정과; 상기 제2리드에 표면실장용 하부 리드를 접착시키는 공정과; 상기 집적회로가 내장된 칩의 본딩패드에 제1리드를 전기적으로 연결하는 제1단계 와이어 본딩 공정과; 상기 칩의 본딩패드에 제2리드를 전기적으로 연결하는 제2단계 와이어 본딩공정과; 상기 집적회로 칩이 실장된 리드 프레임을 외부 환경으로부터 보호하기 위하여 인캡슐레이션하는 공정과; 상기 제1리드의 외부 리드를 굴절하는 공정을 구비하는 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지 제조방법.
  9. 제8항에 있어서, 상기 제1리드가 패키지상에서 듀얼 인라인 패키지 방식으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지의 제조방법.
  10. 제8항에 있어서, 상기 제1리드가 패키지상에서 스몰 인라인 패키지 방식으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지의 제조방법.
  11. 제8항에 있어서, 상기 제1리드가 패키지상에서 쿼드 플렛 패키지 방식으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지의 제조방법.
  12. 제8항에 있어서, 상기 표면실자용 하부 리드가 패키지상에서 적어도 1열 이상의 핀 그리드 어레이 방식으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지의 제조방법.
  13. 제8항에 있어서, 상기 표면실자용 하부 리드가 패키지상에서 적어도 1열 이상의 볼 그리드 어레이 방식으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지의 제조방법.
  14. 제8항에 있어서, 상기 제2리드가 적어도 2층 이상으로 형성된 것을 특징으로 하는 개선된 리드를 갖는 반도체 패키지의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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