KR960002103B1 - Double gate tft and the making method thereof - Google Patents
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Abstract
Description
제1도는 종래 기술에 의한 이중 게이트 구조의 박막 트랜지스터 단면도.1 is a cross-sectional view of a thin film transistor having a double gate structure according to the prior art.
제2도는 본 발명에 의한 이중 게이트 구조의 박막 트랜지스터 단면도.2 is a cross-sectional view of a thin film transistor having a double gate structure according to the present invention.
제3도는 본 발명에 의한 평탄화된 이중 게이트 구조의 박막 트랜지스터 단면도.3 is a cross-sectional view of a planarized double gate structure thin film transistor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 하층 절연막 2 : 평탄화 막1: lower layer insulating film 2: planarization film
3 : 하층 게이트 산화막3: lower gate oxide film
4 : 박막 트랜지스터의 채널 폴리(TFT의 channel poly)4: channel poly of TFT
5 : 상층 게이트 산화막 6 : 하측 게이트5: upper gate oxide film 6: lower gate
7 : 상층 게이트 8 : 소스7: upper gate 8: source
9 : 드레인9: drain
본 발명은 반도체 소자의 제조 공정 중 이중 게이트 박막 트랜지스터(TFT) 제조시 두개의 박막 트랜지스터 게이트중 한 개의 게이트 길이를 드레인(drain)단에서 짧게 만들어 박막 트랜지스터의 특성을 개선하는 이중 게이트 박막 트랜지스터 구조 및 그 제조방법에 관한 것이다. 일반적으로 집적도가 높은 SRAM (Static Random Acess Memory)에 적용되는데 박막트랜지스터는 셀(Cell)의 면적이 감소함에 따라 그 크기도 축소되어 진다. 드레인단에서의 전장과 드레인 접합(Drain Junction)과 중복 커패시턴스(Overlap Capacitance)값을 감소시키기 위해 채용한 오프셋(off set)영역의 길이도 축소되어져야만 된다.The present invention provides a dual gate thin film transistor structure for improving the characteristics of the thin film transistor by shortening the gate length of one of the two thin film transistor gates at the drain stage during the manufacturing of the double gate thin film transistor (TFT) during the manufacturing process of the semiconductor device; It relates to a manufacturing method. Generally applied to high density static random access memory (SRAM), the thin film transistor is reduced in size as the cell area decreases. The length of the offset region employed to reduce the electric field at the drain stage, the drain junction and the overlap capacitance should also be reduced.
종래 기술에 의한 이중 게이트 구조의 박막 트랜지스터를 첨부한 도면 제1도를 통하여 설명하면 다음과 같다.Referring to FIG. 1, a thin film transistor having a double gate structure according to the related art is described below.
우선, 제1a도는 하층게이트 형성후 평탄화하지 않은 단면도이고, 제1b도는 하층게이트 형성후 평탄화 공정을 수반한 후의 단면도로써 각각 상층 게이트(7)와 하층 게이트가 드레인(9)단에서 같은 길이로 적층되어 있어 동일한 길이의 오프셋(off set)을 가지게 된다.First, FIG. 1A is a cross-sectional view without planarization after forming the lower layer gate, and FIG. 1B is a cross-sectional view after planarization process after forming the lower layer gate, and the upper gate 7 and the lower layer gate are stacked in the drain 9 at the same length. The result is an offset of the same length.
그러나 상기 종래의 이중게이트 박막트랜지스터의 고집적화에 따른 오프셋 길이의 감소가 수반되게되며, 이에 따라 드레인단에서 높은 전압이 걸리게 되고, 드레인 접합과 오버랩에 따른 커패시턴스의 증가 및 박막트랜지스터의 누설전류가 증가하는 문제점이 따랐다.However, it is accompanied by a decrease in the offset length due to the high integration of the conventional double-gate thin film transistor, a high voltage is applied at the drain end, the capacitance increases due to the drain junction and overlap and the leakage current of the thin film transistor increases The problem followed.
상기 문제점을 해결하기 위하여 안출된 본 발명은 드레인단의 전장의 세기와 오버랩 커패시턴스를 감소시킴으로써 오프셋 길이를 축소하여 고집적에 적합한 이중 박막 트랜지스터 및 그 제조방법을 제공하는 데 그 목적이 있다.The present invention devised to solve the above problems is to provide a dual thin film transistor suitable for high integration by reducing the offset length by reducing the strength and overlap capacitance of the electric field of the drain stage and its manufacturing method.
상기 목적을 달성하기 위하여 본 발명은 박막트랜지스터 채널, 상기채널 상ㆍ 하에 각각 형성되는 상층 게이트 산화막과 하층 게이트 산화막, 상기 상ㆍ하층 게이트 산화막의 상ㆍ하에 각각 적층되는 상층 게이트와 하층 게이트를 갖는 이중 게이트 박막트랜지스터에 있어서, 상기 이중 게이트 구조의 박막트랜지스터의 상층 게이트와 하층 게이트가 박막트랜지스터의 드레인단에 오버랩(overlap) 되지 않도록 상기 상층 게이트 또는 하층 게이트 중 어느 하나를 짧게 형성하는 것을 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a double layer having a thin film transistor channel, an upper gate oxide film formed above and below the channel, a lower gate oxide film, and an upper gate and a lower gate stacked above and below the upper and lower gate oxide films, respectively. A gate thin film transistor comprising: forming one of the upper gate and the lower gate so that the upper gate and the lower gate of the thin film transistor of the double gate structure do not overlap the drain terminal of the thin film transistor. It features.
또한 본 발명은, 하층절연막상에 하층게이트, 하층게이트산화막, 박막트랜지스터 채널, 소스, 드레인을 형성하는 제1단계와, 상기 박막트랜지스터 채널상에 상층 게이트 산화막을 형성하고 상기 드레인단에서 상기 하층게이트길이와 다르게 상층 게이트를 형성하는 제2단계를 포함하여 이루어지는 것을 특징으로 하는 이중게이트 구조의 박막트랜지스터 제조방법이다.The present invention also provides a first step of forming a lower gate, a lower gate oxide film, a thin film transistor channel, a source and a drain on a lower insulating film, and an upper gate oxide film is formed on the thin film transistor channel and the lower gate is formed at the drain end. A method of manufacturing a thin film transistor having a double gate structure, comprising a second step of forming an upper gate different from a length.
이하, 첨부된 도면을 참조하여 본 발명은 상세히 설명하면 우선, 도면 제2a,b도와 같이 박막 트랜지스터 채널(4), 채널(4)의 상ㆍ하에 각각 형성되는 상층 게이트 산화막(5), 하층 게이트 산화막(3), 상ㆍ하층 게이트 산화막의 상ㆍ하에 형성되는 상층 게이트(7)와 하층 게이트(6)를 갖는 이중 게이트 구조의 박막 트랜지스터에 있어서, 상기 이중 게이트 구조의 박막트랜지스터의 상층 게이트(7)와 하층 게이트(6)가 박막 트랜지스터의 드레인단에서 오버랩(overlap)되지 않도록 상층 게이트(7) 또는 하층 게이트(6) 중 어느 하나가 짧은 구조를 이룬다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. First, as shown in FIGS. 2A and 2B, the upper gate oxide film 5 and the lower gate formed on the upper and lower layers of the thin film transistor channel 4 and the channel 4, respectively. In a double-gate structure thin film transistor having an oxide film 3, an upper gate 7 formed above and below an upper and lower gate oxide film, and a lower gate 6, the upper gate 7 of the thin film transistor of the double gate structure. ) And the lower gate 6 form a short structure so that either the upper gate 7 or the lower gate 6 does not overlap at the drain terminal of the thin film transistor.
그리고 상기 구조를 갖는 이중 게이트 박막 트랜지스터의 제조방법을 설명한다.Next, a method of manufacturing a double gate thin film transistor having the above structure will be described.
하층 절연막(1)상에 하층 게이트(6), 하층 게이트 산화막(3), 박막트랜지스터 채널(4), 소스(8), 드레인(9)을 각각 형성한 다음 박막 트랜지스터 채널(4)상에 상층 게이트 산화막(5)을 형성하고 드레인(9)단에서 상기 하층게이트(6) 길이와 다르게 상층게이트(7)를 형성한다.A lower gate 6, a lower gate oxide film 3, a thin film transistor channel 4, a source 8, and a drain 9 are formed on the lower insulating film 1, and then the upper layer is formed on the thin film transistor channel 4. A gate oxide film 5 is formed and an upper gate 7 is formed at a drain 9 stage different from the length of the lower gate 6.
도면 제3a,b도는 상기 제조방법에서 하층 게이트(6) 형성후 평탄화 단계를 실시한 이중 게이트 구조의 박막트랜지스터이다.3A and 3B illustrate a thin film transistor having a double gate structure in which the lower gate 6 is formed and then planarized.
상기와 같은 구조와 방법을 갖는 본 발명으로 오프 셋 길이를 축소시켜 특히 고집적 SRAM에서의 집적도를 증가시키는 효과가 있다.The present invention having the above-described structure and method has the effect of reducing the offset length to increase the degree of integration, especially in highly integrated SRAMs.
Claims (3)
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