KR960001297B1 - 전압 레벨 감지 회로 - Google Patents

전압 레벨 감지 회로 Download PDF

Info

Publication number
KR960001297B1
KR960001297B1 KR1019920026895A KR920026895A KR960001297B1 KR 960001297 B1 KR960001297 B1 KR 960001297B1 KR 1019920026895 A KR1019920026895 A KR 1019920026895A KR 920026895 A KR920026895 A KR 920026895A KR 960001297 B1 KR960001297 B1 KR 960001297B1
Authority
KR
South Korea
Prior art keywords
current
voltage
nmos
vpp
node
Prior art date
Application number
KR1019920026895A
Other languages
English (en)
Other versions
KR940016250A (ko
Inventor
안승한
Original Assignee
현대전자산업주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업주식회사, 김주용 filed Critical 현대전자산업주식회사
Priority to KR1019920026895A priority Critical patent/KR960001297B1/ko
Publication of KR940016250A publication Critical patent/KR940016250A/ko
Application granted granted Critical
Publication of KR960001297B1 publication Critical patent/KR960001297B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

내용 없음.

Description

전압 레벨 감지 회로
제1도는 종래기술의 전압 레벨 감지 회로도.
제2도는 본 발명에 따른 전압 레벨 감지 회로도.
* 도면의 주요부분에 대한 부호의 설명
10, 30 : 전류 패스 20 : 전류 비교부
21, 22 : 인버터 N3, N4, N5, N6 : NMOS
P5, P6 : PMOS
본 발명은 메모리 소자에서 데이타를 저장하거나 읽기 위해서는 외부 전원 전압 (Vcc)보다 높은 전압(Vpp)을 필요로 하는바, 이 높은 전압(이하, Vpp라 칭함) 레벨을 정확히 감지하여 Vpp 레벨을 안정화 하는 전압 레벨 감지 회로에 관한 것이다.
종래 사용되고 있는 상용의 메모리 소자에는 메모리 셀에 데이타를 저장하거나 읽기 위하여, 칩 외부에서 공급된 Vcc 전압보다 높은 전압을 발생시킨다(여기서, Vpp 로 표시).
Vpp 는 칩 내부에서 커패시턴스의 챠지 펌핑(pumping)에 의해서 발생되는데, 이때, Vpp 전압 레벨이 원하는 상태에 도달하면 챠지 펌핑을 중단하여 그 전압을 유지하고 Vpp 레벨이 낮으면 챠지 펌핑을 계속하여 전압을 높인다. 이를 위해서 Vpp 전압이 원하는 상태에 도달했는지를 판단하기 위한 전압 감지 회로가 필요하다.
제1도는 종래 기술의 전압 감지 회로도로서, 도면에서 N1과 N2는 NMOS, P1과 P2는 PMOS를 각각 나타낸다.
도면에 도시한 바와 같이, P1의 게이트에 Vcc를 인가하고, P1의 소스에 Vpp를 인가하면 P1을 통하여 흐르는 전류는 P1의 게이트-소스 전압(Vgs)인 |Vcc-Vpp |차만큼 전류가 흐른다. 따라서, Vpp전압이 원하는 상태보다 낮으면 P1의 Vgs(게이트 -소오스 전압)가 작게 되어 작은 양의 전류가 흐르게 되어점의 전압이 낮게 된다. 반대로 Vpp 전압이 높게 되면 P1의 Vgs가 크게 되어 P1을 통하여 많은 전류가 흐르고 N1을 통해서는 일정 전류가 흐르므로점의 전압이 높게 된다.점의 전압이 인버터회로부(P2와 N2)의 입력에 인가되어점의 전압이 인버터의 문턱전압 보다 높으 면점이 로우가 되어 챠지 펌핑을 중단하고,점의 전압이 인버터의 문턱전압 보다 낮으면점이 하이 상태가 되어 챠지 펌핑을 하여 Vpp 레벨을 높이게 된다.
다시 설명하면, N1을 통하여 흐르는 전류는 N1 Tr의 Vgs에 의존하므로 Vcc가 일정 전압을 갖게 되면 일정 전류가 흐른다. P1을 통하여 흐르는 전류의 P1 Tr의 Vgs가 Vcc와 Vpp의 전압 차가 된다. 따라서 Vcc가 일정할 때 Vpp가 높아지면 P1의 Vgs가 커져서 전류가 많이 흐르고, Vpp가 낮아지면 P1의 Vgs가 작아져서 전류가 적게 흐른다.
만약, Vpp전압이 원하는 상태보다 낮으면, P1을 통하여 흐르는 전류가 적게 되어점이 인버터(P2와 N2)의 문턱전압(인버터가 입력전압을 하이인지 로우인지 인식하는 전압)보다 낮게 되어점이 하이가 되어 챠지 펌핑이 계속되어 Vpp 레벨이 높아지게 된다.
반대로, Vpp 전압이 높으면, P1을 통해서 흐르는 전류가 많아져서점이 높게되어점이 로우가 된다.
따라서 챠지 펌핑을 중단하게 한다.
상기와 같이 원하는 Vpp 전압은 인버터의 문턱전압, 즉 P2와 N2 크기조정 및 P1과 N1 크기 조정에 의한점의 전압 조절로 가능하지만 실제의 메모리 소자는 Vcc가 변화하고 PMOS와 NMOS의 문턱전압(VT) 및 전류가 변화하므로 정확한 전압 레벨 조절이 어렵다.
즉, 종래의 Vpp레벨 감지 회로는 외부 전원 전압 및 Vpp 레벨 감지 회로를 구성하는 PMOS 및 NMOS 트랜지스터의 문턱전압(VT)과 전류 등의 변화에 의해 원하지 않는 상태에서 챠지 펌핑이 중단, 또는 계속하게 되어 정확한 전압 레벨 조절이 어려운 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 데이타를 저장 및 읽기 위한 전압(Vpp) 감지 회로를 구성하는 모스트랜지스터의 문턱전압(threshold 전압)및 전류 등의 공정변화에 상관없이 안정된 전압(Vpp) 레벨을 감지하여 정확히 전압 레벨을 조절할 수 있는 전압 레벨 감지 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 데이타를 저장 및 읽기 위한 소정전압(Vpp)을 감지하여 상기 소정전압이 일정하게 유지되도록 외부의 펌핑회로부를 구동하는 전압 레벨 감지 회로에 있어서 ; 다수의 모스트랜지스터로 전류 패스를 이루며, 외부 공급 전원(Vcc)에 대응한 전류가 흐르는 제2전류 패스 수단, 다수의 모스트랜지스터로 전류 패스를 이루되 자체 전류 패스 상에 메모리 셀 트랜지스터와 유사 임계전압(VT)을 갖는 적어도 하나의 모스트랜지스터를 구비하고, 상기 소정전압(Vpp)에 대응한 전류가 흐르는 제1전류 패스 수단 ; 상기 제2전류 패스 수단 및 상기 제1전류 패스 수단과 각각 커런트 미러를 이루어 두 전류를 비교한 후, 상기 제1전류 패스 수단 및 상기 제2전류 패스 수단에 흐르는 전류가 항상 동일하게 되도록 상기 펌핑회로부가 동작하는 신호를 출력하는 전류 비교 수단을 포함하는 것을 특징으로 한다.
실제 메모리 소자에서 Vpp 레벨은 메모리 셀에 데이타를 정확히 저장하기 위해서 Vcc+VT셀(셀 Tr의 문턱전압)의 값을 갖으면 된다.
따라서, 본 발명의 일실시예에서는 2개의 전류 패스 및 2개의 전류 패스상의 전류를 비교하는 전류 비교기를 구성하여, 하나의 전류 패스에는 Tr의 게이트에 Vcc를 인가해서 전류를 흘리며, 다른 패스에서는 Vpp를 Tr의 게이트에 인가해서 전류를 흘리고 이 패스에 셀 Tr(또는 유사 VT를 갖는 Tr)을 추가 삽입한 것으로, Vpp 레벨이 Vcc보다 VT셀 만큼 높은 전압이 되면 두 패스에서는 동일 전류가 흐르게 되어 전류 비교기에서 동일 전압을 갖게 되므로써 항상 Vpp 레벨은 Vcc+VT셀의 전압을 갖게 된다.
이하, 첨부된 도면 제2도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명에 따른 전압 감지 회로도로서, 도면에서 10및 30은 제1 및 제2전류 패스, 20은 전류 비교부, 21및 22는 인버터, NC 및 N3 내지 N6은 NMOS, P5 및 P6은 PMOS를 각각 나타낸다.
제2전류 패스(30)는 Vpp 전원과 출력단(C) 사이에 채널이 연결되고 게이트가 Vcc 전원에 접속된 NMOS 트랜지스터 N4와, 출력단(C)과 접지전원 사이에 채널이 연결되고 상기 출력단(C)에 게이트가 접속된 NMOS 트랜지스터 N6으로 구성되어, 외부 전원인 Vcc가 일정할 경우 출력단(C)에는 항상 일정한 전류가 흐르게 된다.
제1전류 패스(10)는 Vpp전원과 노드 A사이에 채널이 연결되고 게이트가 Vpp 전원에 접속된 NMOS 트랜지스터 N3과, 상기 N3 트랜지스터와 출력단(B) 사이에 다이오드 접속되고 메모리 셀 Tr 또는 유사 VT갖는 NMOS 트랜지스터 NC와, 출력단(B )과 접지전원 사이에 채널이 연결되고 게이트가 상기 출력단(B)에 접속된 NMOS 트랜지스터 N5로 구성되어, 출력단(B)의 전류가 Vpp 값의 변화에 따라 변하게 된다.
전류 비교기(20)는 상기 제1 및 제2전류 패스의 각 출력단(B, C)의 전류를 서로 비교하여 소정 데이타를 펌핑회로부로 출력하는 전류 비교기로서, 로드 트랜지스터인 P5 및 P6과, 상기 P5에 연결되며 상기 제1전류 패스의 N5와 커런트 미러를 이루는 N7과, 상기 P6에 연결되어 제2전류 패스의 N6과 커런트 미러를 이루는 N8과로 구성되며, 상기 P5와 상기 N7의 사이에 출력단(D)을 갖는 통상적인 차동증폭기이다.
그리고, 본 발명에 따른 전압 감지회로는 상기 전류 비교기(20)의 출력단에 연결되어 펌핑 회로부로 출력하기 위해 서로 직렬로 연결되는 짝수개의 인버터(21, 22)를 구비하고 있다.
상기와 같은 구성을 갖는 본 발명의 전압 레벨 감지 회로의 동작을 살펴본다.
제1전류 패스(10)에서 전류가 흐르면점의 전압은 Vpp-VTN3이 되고,점의 전압은 Vpp-VTN3-VTNC가 된다. 제2전류 패스(30)에서는점의 전압이 Vcc-VTN4가 된다.
여기서 N3과 N4를 동일 트랜지스터로 사용하면 VTN3=VTN4=VTN가 되어,점 전압 VB=Vpp-VTNC-VTN,점의 전압 Vc=Vcc-VTN이 된다.
따라서, Vpp-VTNC=Vcc 즉 Vpp=Vcc+VTNC가 되면,점과점의 전압 VB와 VC는 동일하다.
N5와 N6을 동일 트랜지스터를 사용하면 N3으로 흐르는 전류와 N4로 흐르는 전류가 동일하다. N7과 N8이 동일 트랜지스터이면 N7과 N8로 흐르는 전류가 서로 같아진다.
만약, Vpp가 Vcc+VT셀 보다 낮게 되면 VB<VC가 되어 IN5<IN6<IN7<IN8이 되어 VD가 높아져서 인버터(22, 21)를 통해 펌핑회로부를 구동하여 펌핑에 의해 Vpp로 높게 하고, 반대로 Vpp가 Vcc+VT셀보다 높으면 VB>VC,IN5>IN6>IN7>IN8이 되어 VD가 낮아져서 펌핑회로부의 구동을 멈추도록 한다.
따라서, Vpp는 항상 Vcc+VT셀의 값을 갖게 된다.
상기한 본 발명의 일실시예에서는 Vpp 전압을 항상 원하는 전압인 Vcc+VT셀을 갖게 할 수 있다. 만약 Vpp 전압을 마진(Margin)하게 하기 위해 2VT만큼 높게 하고자 하면 제1전류 패스의 N3 트랜지스터와 출력단(B) 사이에 트랜지스터를 직렬로 2개 첨가하여 항상 Vpp=Vcc+2VT가 되게 할 수도 있다.
본 발명은 데이타를 저장 및 읽기 위한 전압(Vpp) 감지 회로를 구성하는 모스트랜지스터의 문턱전압(threshold 전압)및 전류 등의 공정변화에 상관없이 안정된 전압(Vpp) 레벨을 감지하여 정확히 전압 레벨을 조절할 수 있는 효과가 있다.

Claims (4)

  1. 데이타를 저장 및 읽기 위한 소정전압(Vpp)을 감지하여 상기 소정전압이 일정하게 유지되도록 외부의 펌핑회로부를 구동하는 전압 레벨 감지 회로에 있어서 ; 다수의 모스트랜지스터로 전류 패스를 이루며, 외부 공급 전원(Vcc)에 대응한 전류가 흐르는 제2전류 패스 수단(30) ; 다수의 모스트랜지스터로 전류 패스를 이루되 자체 전류 패스 상에 메모리 셀 트랜지스터와 유사 임계전압(VT)을 갖는 적어도 하나의 모스트랜지스터를 구비하고, 상기 소정전압(Vpp)에 대응한 전류가 흐르는 제1전류 패스 수단(10) ; 상기 제2전류 패스 수단(30) 및 상기 제1전류 패스 수단(10)과 각각 커런트 미러를 이루어 두 전류를 비교한 후, 상기 제1전류 패스 수단 및 상기 제2전류 패스 수단에 흐르는 전류가 항상 동일하게 되도록 상기 펌핑회로부가 동작하는 신호를 출력하는 전류 비교 수단(20)을 포함하는 것을 특징으로 하는 전압 레벨 감지 회로.
  2. 제1항에 있어서 ; 상기 제2전류 패스 수단(30)은, 제1노드(C) ; 상기 소정전압( Vpp)과 상기 제1노드(A)사이에 채널이 형성되며 게이트로 상기 외부 공급전압을 인가받는 제1NMOS(N4) ; 상기 제1노드(C)와 접지전압 사이에 다이오드 연결되고 상기 전류 비교 수단(20)과 커런트 미러를 이루는 제2NMOS(N6)를 포함하는 것을 특징으로 하는 전압 레벨 감지 회로.
  3. 상기 제1전류 패스 수단(10)은, 제1노드(A) 및 제2노드(B) ; 상기 소정전압(V pp)과 상기 제1노드(A)사이에 채널이 형성되고 게이트로 상기 소정전압(Vpp)을 인가 받으며 상기 제1NMOS(N4)와 동일한 크기를 갖는 제3NMOS(N3) ; 상기 제1노드(A )와 상기 제2노드(B) 사이에 적어도 하나 이상 다이오드 연결되며 메모리 셀 트랜지스터와 유사 임계전압(VT)을 제4NMOS(NC) ; 상기 제2노드(B)와 접지전압 사이에 다이오드 연결되고 상기 전류 비교 수단(20)과 커런트 미러를 이루며 상기 제2NMOS(N 6)와 동일한 크기를 갖는 제5NMOS(N5) 를 포함하는 것을 특징으로 하는 전압 레벨 감지 회로.
  4. 제3항에 있어서, 상기 전류 비교 수단(20)은, 로드 트랜지스터인 제1 및 제2 PMOS(P5, P6) ; 상기 제1PMOS(P5)에 연결되고 상기 제5NMOS(N5)와 커런트 미러를 이루는 제6NMOS(N7) ; 상기 제2PMOS(P6)에 연결되고 상기 제2NMOS(N6 )와 커런트 미러를 이루는 제7NMOS(N8) ; 상기 제1PMOS(P5)와 상기 제6NMOS( N7) 사이에 형성된 출력단(D) ; 상기 출력단(D)과 상기 펌핑회로부 사이에 연결된ㅈ 짝수개의 반전수단(21, 22)을 포함하는 것을 특징으로 하는 전압 레벨 감지 회로.
KR1019920026895A 1992-12-30 1992-12-30 전압 레벨 감지 회로 KR960001297B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920026895A KR960001297B1 (ko) 1992-12-30 1992-12-30 전압 레벨 감지 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920026895A KR960001297B1 (ko) 1992-12-30 1992-12-30 전압 레벨 감지 회로

Publications (2)

Publication Number Publication Date
KR940016250A KR940016250A (ko) 1994-07-22
KR960001297B1 true KR960001297B1 (ko) 1996-01-25

Family

ID=19348047

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920026895A KR960001297B1 (ko) 1992-12-30 1992-12-30 전압 레벨 감지 회로

Country Status (1)

Country Link
KR (1) KR960001297B1 (ko)

Also Published As

Publication number Publication date
KR940016250A (ko) 1994-07-22

Similar Documents

Publication Publication Date Title
KR100205530B1 (ko) 감지 증폭기
KR0132641B1 (ko) 기판 바이어스 회로
KR100462270B1 (ko) Mos 충전펌프 발생 및 레귤레이션 방법 및 장치
US5877985A (en) Intermediate voltage generating circuit and nonvolatile semiconductor memory having the same
JPH0831171A (ja) 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路
US6809573B2 (en) Circuit for generating high voltage
US4460985A (en) Sense amplifier for MOS static memory array
US5677643A (en) Potential detecting circuit which suppresses the adverse effects and eliminates dependency of detected potential on power supply potential
EP0718741A2 (en) Voltage regulator for an output driver with reduced output impedance
US5528130A (en) Intermediate potential generating circuit having output stabilizing circuit
EP0052504A1 (en) Semiconductor buffer circuit
KR100762873B1 (ko) 내부 전압 발생기
EP0595318A2 (en) Buffer circuit for input signal having amplitude smaller than power voltage
KR960001297B1 (ko) 전압 레벨 감지 회로
JP2746117B2 (ja) 基板バイアス回路
KR100280482B1 (ko) 오실레이터의 주파수조절회로 및 방법
KR100228770B1 (ko) 백 바이어스 전압 발생기
KR0126254B1 (ko) 반도체 메모리 장치의 데이터 입력 버퍼
KR100464435B1 (ko) 저 전력의 하프 전압 발생 장치
US4751682A (en) Sense circuit
KR100554135B1 (ko) 워드라인 부트스트랩 회로
KR19990019750A (ko) 기판 바이어스전압 감지장치
KR100783368B1 (ko) 스타트업모듈
KR970010650B1 (ko) 반도체집적회로의 고전압 검출회로
KR0183874B1 (ko) 반도체 메모리장치의 내부 전원전압 발생회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee