Claims (2)
시스템 전체의 동작을 제어하는 중앙 처리 장치와, B-버스 데이타의 입출력을 담당하는 B-버스 포트와, 상기 B-버스 포트와 직렬로 데이타를 입출력하는 직렬 입출력 회로와, 직렬 동기 신호 방식을 사용하며 맨머신 포트와 연결되어 회로간 직렬데이타를 일정 형식에 의해 송/수신하기 위한 기능을 가진 USART(Universal Synchronous Asynchronous Receive and Transmit)회로와, 상기 직렬 입출력 회로 및 상기 중앙 처리 장치에 연결되어 있으며 메모리가 중앙 처리 장치를 거치지 않고 직접 입출력 하도록 하는 직접 메모리 엑세스 회로와, 전전자 교환기의 각종 동작에 필요한 정보를 갖고 있는 메모리와, 상기 중앙 처리 장치와 상기 메모리와의 사이에 전송되는 데이타를 처리하는 버퍼와, 상기 메모리의 출력신호를 병렬로 입출력하는 병렬 입출력 회로와, 상기 병렬 입출력 회로의 출력을 입력으로 받아 처리한 후 출력시키는 버스 선택 및 하드웨어 신호 감시회로와, 상기 USART 회로와 데이타를 주고 받으며 상기 USART 회로의 출력 신호에 따라 카운터 또는 타이머로 동작을 하는 카운터 타이머 회로와, 클럭을 발생시켜 상기 중앙 처리 장치, 상기 병렬 입출력 회로, 상기 직접 메모리 엑세스 회로, 상기 카운터 타이머 회로의 동기를 맞추어 주는 클럭 제너레이터와, 상기 USART 회로의 출력을 안정화 시켜 출력시키는 버퍼와, 상기 버퍼의 출력을 받아 교환기의 성능을 시험하는 자체 시험 회로와, 상기 자체 시험 회로의 출력과 상기 버퍼를 통해 입력된 중앙 처리 장치의 출력을 받아 라인 정합 기능을 하는 라인 정합 회호호 구성된 메모리 및 라인 정합 기능을 갖는 전전자 교환기의 링크 처리 시스템.A central processing unit for controlling the operation of the entire system, a B-bus port for input / output of B-bus data, a serial input / output circuit for inputting and outputting data in series with the B-bus port, and a serial synchronization signal method are used. And a universal synchronous asynchronous receive and transmit (USART) circuit, which is connected to a man machine port and has a function for transmitting / receiving serial data between circuits by a predetermined format, and connected to the serial input / output circuit and the central processing unit, and a memory. Memory access circuit that allows the controller to directly input and output without passing through the central processing unit, a memory having information necessary for various operations of the electronic switchboard, and a buffer for processing data transferred between the central processing unit and the memory. And a parallel input / output circuit for inputting and outputting an output signal of the memory in parallel, and the parallel input and output. A bus selection and hardware signal monitoring circuit for receiving an output of an output circuit as an input, processing the same, and outputting the output circuit; a counter timer circuit for exchanging data with the USART circuit and operating as a counter or a timer according to the output signal of the USART circuit; A clock generator which generates a clock to synchronize the central processing unit, the parallel input / output circuit, the direct memory access circuit, and the counter timer circuit, a buffer for stabilizing and outputting the output of the USART circuit, and the output of the buffer. A memory and a line matching function configured to receive a line test function for receiving the output of the self test circuit and the output of the central processing unit input through the buffer. Link processing system of electronic exchanger.
제1항에 있어서, 상기 버스 선택 및 하드웨어 신호 감시회로는, 외부로 부터 입력되는 데이타를 선택하는 데이타 셀렉션 회로와, 하드웨어를 모니터하는 하드웨어 모니터 회로와, 교환기의 동작 상태를 감시하는 와치독 동작을 하는 외치 독 모니터 회로와, 상기 병렬 입출력 회로의 출력을 받아 소프트 웨어 리셋을 발생하는 소프트 웨어 리셋 발생회로와, 클럭을 발생시켜 상기 모니터 회로 내부의 동기를 맞춰주는 클럭 발생회로와, 상기 클럭 발생회로에 연결되어 버스로 전송되는 시리얼 데이타(Tx 데이타)를 구동시키는 Tx데이타 구동회로로 구성된 것을 특징으로 하는 메모리 및 라인 정합 기능을 갖는 전전자 교환기의 링크 처리 시스템.2. The bus selection and hardware signal monitoring circuit of claim 1, further comprising: a data selection circuit for selecting data input from the outside, a hardware monitor circuit for monitoring hardware, and a watchdog operation for monitoring an operating state of an exchange. An external dock dock monitor circuit, a software reset generation circuit that receives the output of the parallel input / output circuit, and generates a software reset, a clock generation circuit that generates a clock to synchronize the internals of the monitor circuit, and the clock generation circuit; And a Tx data drive circuit for driving serial data (Tx data) connected to the bus and connected to the bus.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.