KR950015210B1 - Apparatus and method for controlling a multi-port pll circuit - Google Patents

Apparatus and method for controlling a multi-port pll circuit Download PDF

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Abstract

내용 없음.No content.

Description

멀티-포트 PLL 회로의 제어장치 및 방법Control and Method of Multi-Port PLL Circuit

제1도는 종래의 멀티-포트 PLL 회로도.1 is a conventional multi-port PLL circuit diagram.

제2도는 본 발명의 멀티-포트 PLL 회로도.2 is a multi-port PLL circuit diagram of the present invention.

제3도는 제2도에 있어서 플로우 챠트.3 is a flow chart of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

40,400 : 루프필터 100 : PLL-IC40,400: Loop filter 100: PLL-IC

200,300 : 아날로그 스위치 집적회로 450 : PLL 회로200,300: analog switch integrated circuit 450: PLL circuit

500 : 제어부 600 : 롬500: control unit 600: ROM

700 : 램 800 : CPU700: RAM 800: CPU

CLK : 클럭 EN-1~EN-n : 인에이블 신호CLK: Clock EN-1 ~ EN-n: Enable signal

OA : 오피앰프 OA1~OAn : 오피엠프OA: OPAMP OA1 ~ OAn: OPAMP

Vc-1~Vc-n : 출력전압Vc-1 ~ Vc-n: Output voltage

본 발명은 샘플/홀드(Sample and Hold)를 이용한 멀티-포트 제어 PLL(Multi-Port Control PLL)에 관한 것으로, 특히 한개의 PLL-IC로 여러단의 PLL 회로를 제어하는데 적당하도록 멀티-포트 PLL 회로의 제어장치 및 방법에 관한 것이다.The present invention relates to a multi-port control PLL (Sample and Hold) using a multi-port control PLL (PLL), in particular a single PLL-IC multi-port PLL to be suitable for controlling a plurality of PLL circuits A control apparatus and method of a circuit are provided.

종래의 기술구성은 제1도에 도시된 바와같이 N개소의 PLL 제어가 필요할때, 인에이블신호 (EN1~ENn)와 클럭(CLK) 및 데이타(Data) 입력을 갖는 N개의 PLL-IC를 구성하며 오피-엠프(OP-AMP)(OA1~OAn)를 구성하여 출력(Vc-1-Vc-n)한다.The prior art configuration comprises N PLL-ICs having enable signals EN1 to ENn, clock CLK, and data input when N PLL control is required as shown in FIG. It constructs OP-AMP (OA1 ~ OAn) and outputs it (Vc-1-Vc-n).

상기한 기술구성의 동작상태를 설명하면 다음과 같다. 우선 제1도에 도시된 바와같이 PLL-1에 데이타 신호가 들어오고 난후 인에이블 신호(En-1)가 하이(High)가 되면 PLL-1 내부의 데이타가 랫치- 엎(latch-up)되면서 내부의 R-카운터(R-counter)와 N-카운터(N-counter)의 비교에 의한 위상차가 오피앰(OA1)에 입력된다. 이때, 오피앰프(OA1)의 반전입력단(-)과 비반전입력단(+)에 인가된 위상차 전압은 오피앰(OA1)와 루프필터(40)을 구성하고 있는 저항(RA,RB)과 콘덴서(C1)에 의하여 다음식과 같다.The operation state of the above described technical configuration is as follows. First, as shown in FIG. 1, when the enable signal En-1 becomes high after the data signal enters the PLL-1, data inside the PLL-1 is latched-up. The phase difference by comparison between the internal R-counter and the N-counter is input to the op amp OA1. At this time, the phase difference voltages applied to the inverting input terminal (-) and the non-inverting input terminal (+) of the operational amplifier OA1 include the resistors RA and RB and the capacitors constituting the operational amplifier OA1 and the loop filter 40. According to C1).

Figure kpo00001
Figure kpo00001

이때, N=피드백 루프내의 총분할 비율(Total division Ratio in feedback loop)Where N = Total division Ratio in feedback loop

Figure kpo00002
Figure kpo00002

Figure kpo00003
Figure kpo00003

Figure kpo00004
Figure kpo00004

이와같은 종래의 멀티-포트 PLL 회로는 한개의 PLL 제어단에 한개의 PLL-IC를 사용하여 동일한 시스템안에 여러단의 PLL 제어가 필요할때는 PLL 제어가 필요한 만큼 PLL-IC와 부가회로가 필요하며, 또한, 제어하기 위한 제어포트(Port)수의 증가와 제어장치에 프로그램이 커지는 단점이 있다.Such a conventional multi-port PLL circuit requires a PLL-IC and an additional circuit as long as PLL control is required when multiple PLL control is required in the same system by using one PLL-IC in one PLL control stage. In addition, there are disadvantages of increasing the number of control ports for controlling and increasing the number of programs in the control apparatus.

이에따라, 본 발명은 상기한 단점을 해결하기 위한 것으로써, 제2도에 도시된 바와같이 한개의 PLL-IC(100)와 루프필터(LOOP-filter)(400)를 구성하고 있는 저항(R1,R2), 콘덴서(CA)와 오피앰프(OA)로서 PLL 회로(450)를 구성하고 아날로그 스위치 집적회로(Analog Switch IC)(200,300)로서 N개의 PLL-포트를 제어할 수 있게 하며, 아날로그 스위치 집적 회로(300) 출력은 콘덴서(C1~Cn)에 샘플/홀드(Sample and Hold)되어 오피앰프(OA1~OAn)에 의한 전압플라워로서 출력전압(Vc-1~Vc-n)에 전압제어 오실로터 (Voltage Controlled Osillotor : VCO)를 제어할 전압을 공급하게 된다. 또한, 피드백 주파수(feed-Back frequency)(fin-1~fin-N)는 아날로그 스위치 집적회로(200)과 (300)이 동일한 선택입력을 사용하므로, 아날로그 스위치 집적회로(300)와 동일한 PLL-포트가 선택되어 PLL-IC(100)로 인가되게 된다.Accordingly, the present invention is to solve the above disadvantages, and as shown in FIG. 2, the resistor R1, which constitutes one PLL-IC 100 and a LOOP-filter 400, is shown in FIG. R2), the capacitor (CA) and the op amp (OA) to configure the PLL circuit 450 and the analog switch IC (Analog Switch IC) (200,300) to control the N PLL-ports, analog switch integrated The output of the circuit 300 is sample / hold on the capacitors C1 to Cn and is a voltage flower by the op amps OA1 to OAn, and the voltage controlled oscillator to the output voltages Vc-1 to Vc-n. Supply voltage to control (Voltage Controlled Osillotor, VCO). In addition, the feedback frequencies (fin-1 to fin-N) are the same PLL- as the analog switch integrated circuit 300 since the analog switch integrated circuits 200 and 300 use the same selection input. The port is selected to be applied to the PLL-IC 100.

먼저, 피드백 주파수(fin-1)와 출력전압(Vc-1)이 선택 되었을때 PLL-루프가 형성되어 락시그널(locked signal)(LD)이 하이가 되면 롬(ROM)가 CPU 및 램(RAM)을 구성하고 있는 제어부(500)에서 인지하여 제어부출력(A1~AN)을 다음 상태의 포트로 스위칭하며 피드백 주파수(fin-2)와 출력전압(Vc-2)이 선택된후 계속 반복하여 다음의 락시그널(LD)이 하이가 되면 제어부(500)에서는 또 다른 상태의 포트로 스위칭 하게 된다.First, when the feedback frequency fin-1 and the output voltage Vc-1 are selected, a PLL-loop is formed so that the locked signal LD becomes high. Recognized by the control unit 500, the control unit output (A1 ~ AN) is switched to the port of the next state, and the feedback frequency (fin-2) and the output voltage (Vc-2) is selected and then repeated repeatedly When the lock signal LD becomes high, the control unit 500 switches to another port.

이상과 같은 순서로 N번째 까지의 PLL-포트를 한개의 PLL-IC(100) 로 구성해 줄수있어 값비싼 PLL-IC를 경제적으로 사용할 수 있다. 이하, 상기한 기술구성의 동작상태 및 작용효과를 상세히 설명하면 다음과 같다. 우선(제2도~제3도에서 도시된 바와같이 롬(600)과 램(700)및 CPU(800)을 구성하고 있는 제어부(500)의 출력(A1~An)이 아날로그 스위치 선택입력으로 결정될때 아날로그 스위치 집적회로(300,200)가 동일한 순서의 포트로 선택된다.In this order, up to Nth PLL-port can be configured as one PLL-IC (100), so that an expensive PLL-IC can be used economically. Hereinafter, the operation state and the effect of the above described technical configuration will be described in detail. First, as illustrated in FIGS. 2 to 3, the outputs A1 to An of the controller 500 constituting the ROM 600, the RAM 700, and the CPU 800 may be determined as analog switch selection inputs. When the analog switch integrated circuit (300,200) is selected as the ports of the same order.

총분할값 선택단(RA1~RA3)에 의하여 PLL-IC(100) 내부의 총분할값(Total Divide Value)을 정해 놓은 다음 PLL-IC(100)에 데이타를 입력한다. 그러면 PLL-IC(100)에 내부의 N-카운터와 R-카운터의 위상비교에 의하여 위상차이가 PLL-IC(100)의 출력단(φR 과φV)에 의해 출력되며 이 위상차이는 PLL회로(450)의 루프필터(LOOP-filter)(400)의 저항(R1,R2), 콘덴서(CA1)와 오프앰프(OA)에 의해 수식(1)과 수식(2)와 같이 락시그널(LD1)이 발생되어 아날로그 스위치(300)가 선택하고 있는 출력포트로 전압을 공급하게 된다.The total division value within the PLL-IC 100 is determined by the total division value selection stages RA1 to RA3, and then data is input to the PLL-IC 100. Then, the phase difference is outputted to the PLL-IC 100 by the output comparison ( φ R and φ V) of the PLL-IC 100 due to the phase comparison between the internal N-counter and the R-counter. The lock signal LD1 as shown in Equations (1) and (2) by the resistors R1 and R2, the capacitor CA1 and the off amp OA of the LOOP-filter 400 of 450. Is generated to supply voltage to the output port selected by the analog switch 300.

이때 콘덴서(C1)에 의해 이 전압은 샘플/홀드되며 이 홀드전압은 그 다음의 전압플라워에 의해 전압손실이 전혀없이 출력전압(VC-1)에 공급되게 되며, 전압제어 오실로터(VCO1)의 발진주파수(fin-1)에 피드백 되어 PLL-IC(100)에 인가하게 되고 PLL-IC(100) 내부의 N-카운터와 R-카운터의 위상차이가 없게 될때까지 이 루프는 반복된다.At this time, this voltage is sampled and held by the capacitor C1, and this hold voltage is supplied to the output voltage VC-1 without any voltage loss by the next voltage flower, and the voltage controlled oscillator VCO1 The loop is repeated until the oscillation frequency fin-1 is fed back to the PLL-IC 100 and there is no phase difference between the N-counter and the R-counter in the PLL-IC 100.

최종적으로 N-카운터와, R-카운터의 위상차이가 전혀 없을때 락시그널(LD)의 출력이 하이가 되며, 제어부(500)에서는 락시그널(LD)의 출력이 하이가 될때 제어부의 출력(A1~AN)을 아날로그 스위치 집적회로(200,300)로 인가하여 아날로그 선택스위치는 포트선택시 그 다음 포트로 선택하며 이때에도 콘덴서(C1)에 샘플/흘로된 전압은 계속 유지되게 된다. 따라서 계속 반복하여 제어부 출력(A1~AN)의 포트 선택이 다음 포트로 선택되면 총분활값 선택단(RA1~RA3)에 의하여 PLL-IC(100)내부의 총분할값(Total Divide Value)이 정해지고 PLL-IC(100)에 데이타를 공급하면 내부의 위상비교에 의한 출력이 PLL-IC(100) 출력단(φR 과φV)에 나타나며 이 출력은 루프필터(400)를 구성하고 있는 저항(R1, R2), 콘덴서(CA)와 오피앰프(OA)에 의해 락시그널(LD)이 발생되어 아날로그 스위치(300)가 선택하고 있는 그다음 포트로 전압을 공급한다. 이때의 출력을 콘덴서(C2)가 샘플/홀드하여 전압 플라워에 의해 출력전압(Vc-2)에 공급하게 된다. 출력전압(Vc-2)에 의해 전압제어 오실로터(VCO2)의 발진주파수는 변경되며, 이 변경된 주파수는 피드백 주파수(fin-2)에 피드백 되어 PLL-IC(100)에 인가되어 PLL-IC(100) 내부의 N-카운터와 R-카운터의 위상차이가 없게될때까지 이 루프(loop)는 유지된다. 최종적으로 N-카운터와 R-카운터의 위상차이가 전혀 없을때 앞에서와 마찬가지로 락시그널(LD)의 출력이 하이가 되며, 그 이후는 먼저와 같은 순서로서 N번째 PLL 루프를 락킹(Locking)시키게 된다.Finally, when there is no phase difference between the N-counter and the R-counter, the output of the lock signal LD becomes high. In the controller 500, when the output of the lock signal LD becomes high, the output of the controller A1 is high. ~) Is applied to the analog switch integrated circuits 200 and 300, the analog selection switch is selected as the next port at the time of port selection, and at this time, the sampled / current voltage in the capacitor C1 is maintained. Therefore, if the port selection of the control unit outputs A1 to AN is selected as the next port, the total division value in the PLL-IC 100 is determined by the total division value selection stage RA1 to RA3. When the data is supplied to the PLL-IC 100, the output by the internal phase comparison is displayed at the output stages φ R and φ V of the PLL-IC 100, and the output is a resistor constituting the loop filter 400. The lock signal LD is generated by the R1 and R2, the capacitor CA and the op amp OA to supply the voltage to the next port selected by the analog switch 300. At this time, the capacitor C2 samples / holds the output and supplies the output voltage to the output voltage Vc-2 by the voltage flower. The oscillation frequency of the voltage controlled oscillator VCO2 is changed by the output voltage Vc-2, and the changed frequency is fed back to the feedback frequency fin-2 and applied to the PLL-IC 100 to supply the PLL-IC ( 100) This loop is maintained until there is no phase difference between the internal N-counter and the R-counter. Finally, when there is no phase difference between the N-counter and the R-counter, the output of the lock signal LD becomes high as before, and after that, the N-th PLL loop is locked in the same order as before. .

이와같이 본 발명에 의하면 PLL-IC는 1개로(또는 매우적은 숫자로)하고 값싼 아날로그 스위치 집적회로와 전압플라워로써 역시 값싼 오피엠프를 사용하여 다수의 PLL 제어회로를 대치할 수 있는 효과가 있다.Thus, according to the present invention, the PLL-IC is one (or a very small number), and as an inexpensive analog switch integrated circuit and a voltage flower, it is possible to replace a large number of PLL control circuits by using an inexpensive op amp.

Claims (2)

피드백 주파수(fin-1~fin-n)와 출력전압(Vc-1~Vc-n)이 선택되었을때 PLL 루프가 형성되어 락시그널(Locked Signal)이 하이가 되면 PLL-포트를 제어하기 위해 롬과 램 및 CPU를 구성하고 있는 제어부(500)와, 상기 제어부(500)에서 검지된 출력(A1~An)을 인가받아 피드백 주파수(fin-1~fin-n)에 의해 포트를 선택하는 아날로그 스위치 집적회로(200)와, 상기 아날로그 스위치 집적회로(200)의 포트입력이 결정될때 PLL의 총분할값 선택단(RA1~RA3)에 의해 총분할값이 정해진후 데이타를 입력하고 N-카운터와 R-카운터의 위상비교에 의하여 위상차이를 출력시키는 PLL-IC(100)와, 상기 PLL-IC(100)내부의 N-카운터와 R-카운터의 위상비에 의하여 위상차이가 출력되어 루프필터(400)의 저항(R1, R2)과 콘덴서 및 오피앰프에 의해 락시그널(LD)이 발생되도록 하는 PLL-회로(450)와, N개의 PLL-포트를 제어하여 콘덴서(C1~CN)에 샘플/홀드되어 오피앰프(OA1~OAn)에 의한 전압플라워로서 출력전압(Vc-1~Vc-N)에 의해 전압제어 오실로터를 제어할 수 있도록 스위칭하는 아날로그 스위치 집적회로(300)를 포함하여 구성된 것을 특징으로 하는 멀티-포트 PLL 회로제어장치.When the feedback frequency (fin-1 ~ fin-n) and output voltage (Vc-1 ~ Vc-n) are selected, a PLL loop is formed, and when the lock signal becomes high, the ROM is controlled to control the PLL-port. And an analog switch configured to select a port by a feedback frequency (fin-1 to fin-n) by receiving the outputs A1 to An detected by the control unit 500 constituting the RAM and the CPU. When the integrated circuit 200 and the port input of the analog switch integrated circuit 200 are determined, the total divided value is determined by the total division value selection stages RA1 to RA3 of the PLL, and then data is inputted to the N-counter and the R. The phase difference is output by the PLL-IC 100 which outputs the phase difference by the phase comparison of the counter, and the phase ratio of the N-counter and the R-counter inside the PLL-IC 100, and thus the loop filter 400. Control the PLL circuit 450 and N PLL ports to allow the lock signal LD to be generated by the resistors R1 and R2, the capacitor and the op amp. Integrated analog switch that is sampled and held in capacitors (C1 to CN) and switches to control voltage controlled oscillators by output voltages (Vc-1 to Vc-N) as voltage flowers by op amps (OA1 to OAn). Multi-port PLL circuit control device comprising a circuit (300). 제어부(500)의 출력(A1)은 아날로그 스위치 선택입력이 결정되어 아날로그 스위치 집적회로(200,300)가 동일한 순서의 포트를 선택함에 따라 전압제어 오실로터(VCO1)에 대한 총분할 선택단(RA1~RA3)에 의하여 총분할 값을 정한후 PLL-IC(100)에 PLL-데이타를 입력하는 단계와, 락시그널(LD)의 출력이 하이가 되면 제어부(500)의 출력(A2~An)은 아날로그 스위치 선택입력이 결정되어 아날로그 스위치 집적회로(200,300)이 동일한 순서의 포트를 선택함에 따라 전압제어 오실로터(VCO2~VCOn)에 대한 총분할 선택단(RA1~RA3)에 의하여 총분할값을 정한후 PLL-IC(100)에 PLL-데이타를 입력하는 단계를 포함하여 구성된것을 특징으로하는 멀티-포트 PLL 회로제어 방법.The output A1 of the control unit 500 has an analog switch selection input determined so that the analog switch integrated circuits 200 and 300 select ports in the same order, so that the total division selection stages RA1 to RA3 for the voltage controlled oscillator VCO1. After inputting PLL-data to the PLL-IC 100 after determining the total division value, and when the output of the lock signal LD becomes high, the outputs A2 to An of the control unit 500 are analog switches. As the selection input is determined and the analog switch integrated circuits 200 and 300 select ports in the same order, the total division value is determined by the total division selection stages RA1 to RA3 for the voltage controlled oscillators VCO2 to VCOn. -Inputting PLL-data to the IC (100).
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