KR950012919B1 - 반도체장치의 도전선 및 층간절연막 형성방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도 내지 제 3 도는 종래의 반도체장치의 도전선 및 층간절연막 형성방법을 도시한 단면도.
제 4 도 내지 제 8 도는 본 발명의 반도체장치의 도전선 및 층간절연막 형성방법을 도시한 단면도.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체장치의 도전선 및 층간절연막의 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 셀크기는 작아지고, 금속배선의 피치는 감소하게 되었다. 이러한 금속배선 피치의 감소는 배선저항의 증가 및 인접 배선간에 형성되는 정전용량의 증가현상을 유발하게 되어 저저항을 가지는 배선층을 요구하게 되었으며, 배선저항 및 인접배선간에 형성되는 정전용량의 증가에 따른 소자의 동작속도가 감소하는 문제점을 해결하기 위해 다층배선 구조가 제안되었다.
이러한 다층배선 구조에서는 제 1 배선층 패턴위에 제 2 배선층의 패턴형성을 가능하게 하기 위해 층간절연막 평탄화 공정이 중요한 공정으로 부각하게 되었다.
반도체장치의 제조공정에 있어서, 종래 배선형성을 위한 도전선 및 층간절연막의 형성기술은, 도전층을 형성하고 상기 형성된 도전층을 사진식각공정에 의해 패터닝하여 도전성을 형성한 후, 상기 도전선상에 절연막으로서, 예컨대 BPSG(Borophosphorous Silicate Glass)를 증착하고 이를 리플로우(Reflow)하여 평탄화시키거나 SOG(Slpin On Glass)를 이용한 복합공정에 의해 평탄화를 달성하였다.
반도체장치의 제조공정에 있어서 층간절연막의 평탄화기술은 IMD(Inter Metal Dielectric)공정과 ILD(Inter Layer Dielentric)공정으로 분류된다.
IMD공정은 예컨대 SOG막을 사용한 복합공정에 의해 행해지는데 상기 SOG막을 사용한 복합공정을 여러과정을 통해 기술을 복합적으로 사용하여 평탄화공정을 행하기 때문에 공정상의 번거로움이 따르고, SOG막을 사용하기 때문에 소자에 크랙(Crack)을 유발시킬 수 있는 문제가 있다.
ILD공정은 BPSG막을 증착하고 850℃ 이상의 온도에서 열처리하여 층간절연막을 평탄화시키는 공정으로, 반도체소자가 미세화됨에 따라 소자에 가해지는 열적 부담(Thermal Budget)을 줄이기 위해 BPSG막의 저온리플로우공정이 요구되는데 저온에서 리플로우시킬 경우 평탄도 특성이 저하되는 문제가 있다.
한편, 상기한 바와 같이 반도체소자가 미세화됨에 따라 저저항의 배선층이 요구되고 있지만, 배선층형성을 위해 저저항을 가진 알루미늄이나 텅스텐을 이용할 경우 절연막의 평탄화가 용이하지 않게 된다.
제 1 도 내지 제 3 도를 참조하여 종래의 반도체장치의 배선형성을 위한 도전선 및 층간절연막 형성방법을 설명하면 다음과 같다.
반도체기판(1)상에 형성된 절연막(2)상에 도전층(3,4)을 증착한 후(제 1 도 참조), 사진식각공정에 의해 상기 도전층(3,4)을 소정 패턴으로 패터닝하여 도전선(3,4)을 형성한 다음(제 2 도 참조), 이어서 상기 도전선(3,4)상에 층간절연막(5)을 증착한다(제 3 도 참조).
상기 도전선을 용융점이 비교적 높은 다결정실리콘이나 텅스텐실리사이드로 형성할 경우 BPSG막의 증착 및 리플로우공정에 의해 평탄화를 시키고, 용융점이 낮은 알루미늄으로 상기 도전선을 형성할 경우에는 SOG복합공정등을 인사이튜(In-situ)증착 및 식각공정에 의해 평탄화시키고 있댜.
상기한 바와 같은 종래의 평탄화공정에 있어서, BPSG를 이용한 공정은 저온플로우에 의해 평탄도 특성이 저하되고, SOG복합공정은 공정자체가 복잡하다. 특히 비트라인과 같은 구조에 텅스텐을 적용할 경우 후속열처리에 따라 텅스텐이 산화되는 등, 저저항의 도전선과 평탄도 특성이 우수한 층간절연막을 함께 형성하는데는 여러가지 문제점이 따르게 된다.
따라서 본 발명은 상술한 문제점들을 해결하기 위해 만순한 공정에 의해 층간절연막의 평탄도를 향상시키고 저저항의 도전선을 형성할 수 있는 반도체장치의 도전선 및 층간절연막 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명에 의한 반도체장치의 도전선 및 층간절연막형성방법은 반도체기판에 형성된 제 1 절연막상에 얇은 실리콘도전막과 제 2 절연막을 차례로 증착하는 공정과, 도전성이 형성될 부분이 제거된 형태로 상기 제 2 절연막을 패터닝하는 공정, 상기 결과물을 표면처리하여 선택적으로 질화시키는 공정, 상기 결과물을 선택적으로 산화시키는 공정, 상기 결과물을 습식세정하는 공정, 및 상기 결과물상에도전선을 형성하는 공정을 구비하여 구성되는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 패터닝된 제 2 절연막이 형성된 결과물을 표면처리하여 선택적으로 질화시키는 공정은 NH3+N2 플라즈마처리공정 또는 질소분위기에 노출시키는 질화(Nitridation)공정에 의해 행한다. 이와 같이 NH3+N2 플라즈마에 의해 표면처리를 행하면 상기 제 2 절연막의 패터닝에 의해 노출되는 상기 실리콘도전막은 질화되어 이어지는 선택적 산화공정시에 산화되지 않으며, 패터닝된 제 2 절연막 하부의 상기 실리콘도전막은 상기 제 2 절연막으로 인해 상기 표면처리시에 질화되지 않으므로 이어지는 산화공정시에 산화되어 절연막으로 변화한다.
본 발명의 하나의 실시예에 의하면, 상기 도전선을 형성하는 공정은 선택적 알루미늄 증착방법 또는 선택적 텅스텐 증착방법에 의해 행한다.
상기한 바와 같이 본 발명에서는 절연막을 형성한 후 도전선을 형성하므로 도전선이 절연막의 평탄화공정시에 열적손상을 입을 염려가 없으며, 셀프얼라인(Selfalign)평탄화가 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제 4 도 내지 제 8 도는 본 발명에 의한 반도체자이의 도전선 및 층간절연막 형성방법을 나타낸 것이다.
먼저, 제 4 도에 도시한 바와 같이 반도체기판(11)상에 형성된 제 1 절연막(12) 위에 500Å 이하, 예컨대 100∼500Å두께를 가지는 얇은 실리콘도전막(13)을 증착한다. 이 실리콘도전막은 불순물이 도핑된 다결정실리콘으로 형성할 수 있다. 이어서 후속공정에서 형성할 도전선의 두께와 같은 두께의 제 2 절연막(14)을 상기 실리콘막(13)상에 증착하는데 상기 제 2 절연막은 USG(Undoped Silicate Glass), PSG(Phosphorous Silicate Glass) 또는 BPSG(Borophosphorous Silicate Glass)중의 어느 하나에 의해 형성한다.
이어서 제 5 도에 도시한 바와 같이 상기 제 2 절연막(14)에서 도전선이 형성될 부위의 제 2 절연막(14)을 제거한다.
다음에 제 6 도에 도시하 바와 같이 상기 결과물을 NH3+N2플라즈마(15)〈공정조건 : 노출시간; 500초, 압력; 2.57Torr, RF파워; 400W, 온도; 400℃, 스페이스(space); mils, NH3유량; 75CCM, N2유량; 2200CCM〉에 노출시킨다.
이때, 상기 NH3+N2 플라즈마처리에 의하여 상기 실리콘도전막(13)이 노출된 부위는 질화(Nitridation)되고, 제 2 절연막(14)이 남아있는 부분의 상기 실리콘도전막(13)은 질화되지 않는다. 이와 같이 선택적으로 질화된 상기 결과물을 습식산화하면 제 7 도에 도시한 바와 같이 상기 실리콘도전막(13)이 노출된 부위는 질화되어 있어 산화되지 않으나, 상기 남아있는 제 2 절연막(14) 하부의 실리콘도전막(13)은 상술한 바와 같이 질화되지 않았기 때문에 상기 습식식각에 의해 산화되어 절연막으로 변화하게 된다.
이어서 상기 결과물을 100 : 1 HF, 인산등을 사용하여 수초간 습식세정한 후, 선택적 알루미늄증착방법이나 선택적 텅스텐증착방법에 의해 상기 결과물에 선택적 알루미늄 또는 선택적 텅스텐을 증착하면 제 8 도에 도시한 바와 같이 제 2 절연막(14)에 셀프얼라인(Selfalign)된 도전선(16)이 형성되면서 셀프얼라인 평탄화가 이루어진다.
상기한 바와 같이 본 발명에 의하면, 절연막을 먼저 형성한 다음 도전선을 형성함으로써 종래와 같이 도전선이 절연막의 평탄화 과정에서 받을 수 있는 열적 손상을 방지할 수 있으므로 용융점이 낮고 저저항을 가진 도전선의 사용이 가능하게 되며, 보이드(Void)가 없고 평탄도가 우수한 층간절연막을 형성할 수 있게 된다. 또한 본 발명을 이용하면 종래 BPSG막의 리플로우시 야기될 수 있는 비트라인 쉬프트(shift)현상도 방지할 수 있다.
이상 상술한 바와 같이 본 발명에 의하면, 반도체장치의 층간절연막의 평탄도가 향상되고 도전선이 평탄화 과정에서 받을 수 있는 열적 손상이 방지되므로 반도체장치의 신뢰성을 향상시킬 수 있으며, 셀프얼라인 평탄화시킴에 따라 공정을 단순화시킬 수 있게 된다.
Claims (7)
- 반도체기판에 형성된 제 1 절연막상에 얇은 실리콘도전막과 제 2 절연막을 차례로 증착하는 공정과, 도전선이 형성될 부분이 제거된 형태로 상기 제 2 절연막을 패터닝하는 공정, 상기 결과물을 표면처리하여 선택적으로 질화시키는 공정, 상기 결과물을 선택적으로 산화시키는 공정, 상기 결과물을 습식세정하는 공정, 및 상기 결과물상에 도전선을 형성하는 공정을 구비하여 구성되는 것을 특징으로 하는 반도체장치의 도전선 및 층간절연막 형성방법.
- 제 1 항에 있어서, 상기 얇은 실리콘도전막은 100∼500Å 두께로 형성하는 것을 특징으로 하는 반도체장치의 도전선 및 층간절연막 형성방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 USG, PSG 또는 BPSG막중 어느 하나로 형성하는 것을 특징으로 하는 반도체장치의 도전선 및 층간절연막 형성방법.
- 제 1 항에 있어서, 상기 제 2 절연막은 상기 도전선의 두께와 동일한 두께로 형성하는 것을 특징으로 하는 반도체장치의 도전선 및 층간절연막 형성방법.
- 제 1 항에 있어서, 상기 표면처리는 NH3+N2플라즈마처리 또는 질화공정에 의해 선택적으로 질화시키는 것을 특징으로 하는 반도체장치의 도전선 및 층간절연막 형성방법.
- 제 1 항에 있어서, 상기 습식세정하는 공정은 100 : 1 HF와 인산을 사용하여 행함을 특징으로 하는 반도체장치의 도전선 및 층간절연막 형성방법.
- 제 1 항에 있어서, 상기 도전선을 형성하는 공정은 선택적 알루미늄 증착방법 또는 선택적 텅스텐 증착방법에 의해 행하는 것을 특징으로 하는 반도체장치의 도전선 및 층간절연막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940008048A KR940008048A (ko) | 1994-04-28 |
| KR950012919B1 true KR950012919B1 (ko) | 1995-10-23 |
Family
ID=19338884
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| Application Number | Title | Priority Date | Filing Date |
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| KR1019920015866A KR950012919B1 (ko) | 1992-09-02 | 1992-09-02 | 반도체장치의 도전선 및 층간절연막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950012919B1 (ko) |
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