KR950012247B1 - 영상신호판별용 동기처리회로 - Google Patents

영상신호판별용 동기처리회로 Download PDF

Info

Publication number
KR950012247B1
KR950012247B1 KR1019920022412A KR920022412A KR950012247B1 KR 950012247 B1 KR950012247 B1 KR 950012247B1 KR 1019920022412 A KR1019920022412 A KR 1019920022412A KR 920022412 A KR920022412 A KR 920022412A KR 950012247 B1 KR950012247 B1 KR 950012247B1
Authority
KR
South Korea
Prior art keywords
signal
pulse
retrace pulse
chip
circuit
Prior art date
Application number
KR1019920022412A
Other languages
English (en)
Other versions
KR940013132A (ko
Inventor
이문기
성낙용
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019920022412A priority Critical patent/KR950012247B1/ko
Publication of KR940013132A publication Critical patent/KR940013132A/ko
Application granted granted Critical
Publication of KR950012247B1 publication Critical patent/KR950012247B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/08—Separation of synchronising signals from picture signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/50—Tuning indicators; Automatic tuning control
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/63—Generation or supply of power specially adapted for television receivers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Synchronizing For Television (AREA)

Abstract

내용 없음.

Description

영상신호판별용 동기처리회로
제1도는 자동주파수 조정회로(AFC)와 그에 인가되는 동기신호 및 귀선신호를 나타낸 것이고,
제2도는 동기신호 중첩수단과 AFC 및 그 주변회로를 나타낸 것이고,
제3도는 동기신호 및 귀선펄스의 파형도이고,
제4도는 종래기술에 따른 영상신호판별용 동기처리회로를 나타낸 것이고,
제5a도는 동기신호 중첩수단의 출력파형도이고,
제5b도는 리미터회로의 출력파형도이고,
제6도는 상기 제4도와 같이 구성되는 영상신호처리칩을 이용하여 영상신호 판별신호를 출력하기 위한 칩주변회로도이고,
제7a도는 본 발명에 따른 영상신호판별용 동기처리회로중 동기신호 중첩수단의 출력파형도이고,
제7b도는 본 발명에 따른 영상신호판별용 동기처리회로중 레벨천이회로의 출력파형도이고,
제8도는 제7a도와 같은 파형을 이용하여 영상신호 판별신호를 출력하기 위한 칩주변 회로도이고,
제9도는 본 발명에 따른 영상신호판별용 동기처리회로도이다.
본 발명은 영상신호에 포함되는 동기신호를 처리하는 동기처리회로에 관한 것으로, 특히 자동주파수 조정회로(AFC)등을 포함하는 일군의 회로들이 동일 칩에 내장되는 동기처리회로 관한 것이다.
통상 TV수상기등에서 복합영상신호로부터 동기를 분리하는 회로와 내부적으로 귀선펄스(FBP)를 발생하는 회로와 상기 귀선펄스와 동기신호를 입력하는 자동주파수 조정회로 및 자동주파수 조정회로에 의하여 발진주파수가 조정되는 발진기는 동일칩으로 구현된다. 이러한 칩은 또한 상기 귀선펄스 및 동기신호를 중첩하여 하나의 핀(외부단자)으로 출력하는 것이 일반적이며, 고급품질의 TV수상기는 이러한 핀출력 파형으로부터 동기신호를 분리한 후 이를 마이컴등에 인가하여 영상신호의 수신여부를 판단하여 그에 따른 여러가지 고위기능을 제공하도록 하게 된다. 그런데 종래의 칩으로부터 출력되는 귀선펄스와 동기신호의 출력파형은 그 전압레벨의 차가 충분하지 이를 분리하는 외부응용회로가 복잡하게 되며 그 동작이 불안정한 점이 있었다.
따라서 본 발명의 목적은 상기에서 설명한 칩내부에 구성되며, 귀선펄스 및 동기신호가 중첩된 파형으로부터 동기신호를 분리하여 마이컴으로 인가하기 위한 칩외부응용회로의 구성를 간단하게 할 수 있도록 하기 위하여, 상기 중첩된 파형의 전압레벨의 적정하게 하는 영상신호 판별용 동기처리회로를 제공하는 것에 있다.
상기 목적을 달성하기 위하여 본 발명인 영상신호 판별용 동기처리회로는 칩 외부저항을 통하여 칩 외부로부터 제1 귀선펄스를 입력하고 칩 내부적으로 분리된 동기신호를 이용하여 상기 외부저항이 연결되는 핀으로는 영상신호의 유무를 판별할 수 있는 영상판별신호를 발생하기 위한 합성파형을 출력하고 내부적으로는 자동주파수 조정회로(AFC : Automatic Frequency Control)에 인가하기 위한 소정전위의 제2귀선펄스를 발생하는 회로에 있어서, 상기 제1 귀선펄스와 상기 동기신호를 중첩하여 상기 제1 귀선펄스가 "로우"인 기간을 기준으로 할 때 진폭비가 1 : 3이 되는 합성파형을 출력하는 동기신호 중첩수단과 : 상기 동기신호 중첩수단의 출력중 상기 제1 귀선펄스가 "하이"인 기간동안 인에이블되는 펄스를 소정전위로 쉬프트한 제2 귀선펄스를 상기 자동주파수 조정회로(AFC : Automatic Frequency Control)로 인가하는 레벨천이수단을 포함하여 구성되며 상기 동기신호 중첩수단 및 레벨천이수단이 칩내부에 구현되어 상기 영상신호 판별신호를 발생하기 위한 외부응용회로를 간단히 설계할 수 있도록 하는 것을 특징으로 한다.
이어서 첨부한 도면을 이용하여 본 발명인 영상신호 판별용 동기처리회로에 대하여 좀 더 상세히 설명하기로 한다.
제1도는 자동주파수 조정회로(AFC)와 그 주변회로를 나타낸 것으로, 동기분리부(101)와 자동주파수 조정회로(AFC : 102) 및 발진기(103)등으로 구성된다.
제1도에 있어서, 동기분리부(101)는 복합영상신호에 포함되어 있는 동기신호를 분리하여 상기 자동주파수 조정회로(AFC)로 인가하는 기능을 수행한다. 자동주파수 조정회로(AFC)는 소정레벨의 귀선펄스(FBP)와 상기 동기신호를 입력하며, 그 안에 위상동기루프(PLL)를 포함하여 구성되는 회로로서 입력되는 신호와 위상동기루프를 통하여 귀환되는 신호의 위상차에 따른 전압을 출력함으로써 발진기(103)의 발진주파수를 조정하는 기능을 수행한다. 여기서 상기 자동주파수 조정회로(AFC : 102)로 인가되는 귀선펄스는 TV수상기 등과 같은 영상신호처리 장치내에서 자체적으로 발생되는 펄스이고 상기 동기신호는 외부로부터 상기 영상신호처리 장치내로 인가되는 영상신호로부터 분리되는 신호이다. 다시 말하면 동기신호는 방송국으로 전송되는 복합영상신호등으로부터 분리된 신호이다. 여기서 복합영상신호로부터 동기를 분리하는 회로 및 상기 자동주파수 조정회로(AFC : 102)등은 일반적으로 동일한 칩으로 구성되는 것이 일반적이다. 이를 제2도를 이용하여 설명하기로 한다.
제2도는 동기신호 중첩수단과 AFC 및 그 주변회로를 나타낸 것으로서, 동기신호중첩수단(201)과 외부저항(R1)과 귀선펄스(FBP) 발생수단(202)과 자동주파수 조정회로(AFC : 102) 및 발진기(103)를 포함하여 구성되고 있다. 동기신호중첩수단(201)은 칩내부적으로 발생된 동기신호를 칩외부로 제공함과 동시에 상기 칩외부에서 발생되는 귀선펄스(FBP-1)를 칩내부로 입력하기 위하여, 상기 외부저항(R1)과 함께 상기 외부단자(203)에 귀선펄스 및 상기 동기신호의 중첩된 파형이 나타나도록 하는 기능을 수행하는 칩내부회로이다.
이는 실질적인 칩설계에서 외부 핀을 증가시키지 않고 동기신호를 제공하기 위한 것으로, 상기 귀선펄스는 소정저항을 통하여 상기 외부단자로 연결되게 된다. 다시 말하면 종래의 일반적인 TV수상기에서는 귀선펄스만을 칩외부로부터 입력한 후 이의 전압레벨을 조정하여 상기 자동주파수 조정회로(AFC : 102)로 인가하는 기능만을 수행하였으나, 고급품질에 TV수상기에서는 상기 귀선펄스를 입력단자를 통하여 입력함과 동시에 칩내부의 동기신호를 칩외부로 제공하기 위하여, 칩내부적으로는 상기 중첩된 파형으로부터 귀선펄스를 분리하는 기능을 갖는 회로가 추가되며, 칩외부적으로는 상기 중첩된 파형으로부터 동기신호를 분리하는 회로가 추가된다. 동기신호를 분리하는 외부응용회로는 궁극적으로 영상신호의 수신여부를 판단하기 위한 것이다. 이는 영상신호가 수신된 경우에는 상기 칩내부의 동기신호 분리회로로부터 출력되는 신호에 동기신호가 포함되며, 영상신호가 수신되지 않은 경우에는 동기신호 분리회로로부터 출력되는 신호에 동기신호가 포함되지 않는 성질에 그 근거를 둔 것이다. 즉 고급품질에 TV수상기에서는 영상신호가 수신되지 않는 경우에 TV화상으로 일정 칼라를 나타내도록 함으로써 영상이 없을 때 화면상에 나타나는 불쾌감을 제거하도록 하고 있다. 따라서 상기 외부단자(203)에 나타나는 귀선펄스와 동기신호의 중첩파형(이하 중첩파형이라 한다)은 외부에서 용이하게 분리할 수 있는 형태이어야 함을 알 수 있다. 귀선펄스 (FBP) 발생수단(202)은 상기 중첩파형으로부터 귀선펄스를 분리하여 출력함과 동시에 그 전압레벨을 조정하여 상기 자동주파수 조정회로(AFC : 102)로 인가하는 기능을 수행한다.
이하 설명의 편이를 위하여 상기 동기신호중첩수단(201)으로 인가되는 귀선펄스를 FBP-1이라 하고, 복합영상신호로부터 동기분리되어 동기신호 중첩수단(201)으로 인가되는 동기신호를 Syn-1이라 하며, 상기 귀선펄스(FBP) 발생수단(202)으로부터 출력되어 자동주파수 조정회로(AFC : 102)로 인가되는 귀선펄스를 FBP라 하기로 한다.
제3도는 동기신호(Syn-1) 및 귀선펄스(FBP-1)의 파형도로서, 상기 동기신호(Syn-1)는 상기 귀선펄스(FBP-1)가 액티브인 기간중 일정기간동안 액티브되는 펄스파형이 된다. 여기서 상기 귀선펄스(FBP-1)의 전압레벨은 일반적으로 통상 칩내부에서 처리되는 신호의 전압레벨보다는 훨씬 높게 되므로 상기 외부저항(R1)는 전압레벨을 조정하는 기능도 동시에 수행하게 되며, 칩내부에서 분리된 동기신호(Syn-1)의 전압레벨은 칩회로로서 구현되는 트랜지스터나 다이오드의 임계전압(Threshold voltage)을 Vt라고 할 때, 보통 5Vt~6Vt정도가 되며, 대략 4Vt정도가 된다. 도면에 나타낸 t0, t1, t2, t3는 각각 귀선펄스 및 동기신호의 전압레벨의 변화에 따른 구간을 대표하고 있다.
제4도는 종래기술에 따른 영상신호판별용 동기처리회로를 나타낸 것으로서, 점선내부에 도시된 부분은 칩 내부(401)에 구현되는 부분이다. 제1 다이오드는(D1)와 제1 트랜지스터(Q1) 및 제2 다이오드(D2)는 상기 동기신호 중첩수단(201)을 구성하는 부분으로, 외부저항(R1)과 함께 동기신호(Syn-1)와 귀선펄스(FBP-1)의 중첩파형이 외부단자(203)에 나타나게 한다. 이와 같이 동기신호 중첩수단(201)이 구성되는 경우에 상기 외부단자(203)에 나타나는 중첩파형을 제5a도에 도시하였다. t1및 t3기간동안은 귀선펄스(FBP-1)이 액티브이고 동기신호(Syn-1)이 논액티브인 기간으로서, 제1 다이오드(D1)과 제2 다이오드(D2) 및 제1 트랜지스터(Q1)등에서 각각 대략적으로 임계전압 V1씩의 전압강하가 있게 되므로, 약 3V1정도의 전압레벨이 나타나게 된다. t0기간동안은 귀선펄스(FBP-1) 및 동기신호(Syn-1)가 모두 논액티브인 기간으로 중첩파형의 전압레벨 역시 "0" 레벨을 나타내게 된다. t2기간동안은 귀선펄스(FBP-1) 및 동기신호(Syn-1)가 모두 액트브인 기간으로, 제1 다이오드(D1)과 제2 다이오드(D2) 및 제1트랜지스터(Q1)등에서의 약 3VT정도의 전압강하와 귀선펄스의 전압레벨이 중첩되어 외부단자(203)에는 대략 6VT정도의 전압레벨이 나타나게 된다.
제4도에 있어서, 리미터회로(401)는 상기 중첩파형으로부터 귀선펄스를 분리하기 위하여 최대값을 소정레벨로 제한하여 출력하는 기능을 수행한다. 이 때 출력되는 귀선펄스(FBP)의 파형은 제5b도에 나타낸 바와 같다. 즉 상기 소정레벨을 3VT로 설정함으로써 중첩파형으로부터 동기신호가 제거되고 귀선펄스만이 출력되도록 하고 있다.
제6도는 상기 제4도와 같이 구성되는 영상신호처리칩을 이용하여 영상신호 판별신호를 출력하기 위한 칩 외부응용회로를 나타낸 것으로서, 제3다이오드(D3)와 제4다이오드(D4)와 제2트랜지스터(Q2)와 제1제너다이오드(Dz1) 및 저항들(R2,R3,R4,R5,R6,R7)을 포함하여 구성된다.
제6도에 있어서, 상기 저항 R4, R5는 외부단자(203)에서의 중첩파형의 전압을 분배하는 기능을 수행하는 것으로, 분배된 전압레벨이 소정레벨이상인 경우와 그렇지 않은 경우에 제2트랜지스터(Q2)의 스위칭동작이 다르도록 한 후 그 출력을 마이컴으로 인가하게 된다. 특히 제1다이오드(D3)와 제4다이오드(D4) 및 제2트랜지스터(Q2)에 의한 임계전압의 합인 3VT이상이 되는 경우에만, 제2트랜지스터(Q2)가 "온"되어 마이컴등으로 인가되는 영상판별신호가 "로우"레벨이 되도록 구성함으로써 그 동작의 안정도를 기하도록 구성되고 있다. 이와 같이 제3다이오드(D3) 및 제4다이오드(D4)를 첨부하는 이유는 상기 중첩파형에서의 귀선펄스성분이 나타내는 전압레벨과 동기신호성분이 나타내는 전압레벨의 차가 충분하지 못하여 그 동작마진이 불충분하기 때문에 이를 보상하기 위한 것이다. 여기서 영상판별신호의 액티브를 나타내는 레벨은 인버터를 후단에 첨부함으로써 그 역인 "하이"레벨로 하는 것도 가능하다. 또한 제1제너다이오드(Dz1)는 정전압소자로 사용된 것으로서, 저항 R2와 저항 R3의 연결점과 접지사이에 일정한 전압이 유지되도록 하는 기능을 수행하게 된다.
제7a도는 본 발명에 따른 영상신호판별용 동기처리회로중 동기신호 중첩수단의 출력파형도를 나타낸 것으로서, 중첩파형으로부터 동기신호를 분리하기 위한 칩외부 응용회로를 간단히 하기 위하여 귀선펄스성분이 나타내는 전압레벨과 동기신호성분이 나타내는 전압레벨의 차가 충분하도록 구성하고 있다. 즉 종래에는 그 전압레벨의 비가 1 : 2가 되도록 구성되어 있으나 본 발명에서는 그 전압레벨의 비가 1 : 3이 되도록 하였다.
제7b도는 본 발명에 따른 영상신호판별용 동기처리회로중 레벨천이회로의 출력파형도로서, 레벨천이회로는 상기 제2도에 도시한 귀선펄스(FBP) 발생수단(202)에 해당되는 부분으로서, 펄스가 논액티브인 기간동안에도 소정전위를 기록하게 된다. 즉, 귀선펄스가 액티브인 기간에는 3VT의 전압레벨을 나타내고 그렇지 않은 경우에는 1VT의 전압레벨을 나타내게 된다. 다시 말하면, 귀선펄스(FBP) 발생수단(202)은 종래와는 달리 리미터회로로 구성되는 것이 아니라 귀선펄스가 액티브인 기간을 검출한 후 그 기간동안 소정전위를 갖는 펄스를 출력하도록 하는 레벨천이회로로 구성됨을 의미한다. 이의 좀 더 구체적인 구성은 제9도에서 설명하기로 한다.
제8도는 제7a도와 같은 파형을 이용하여 영상신호 판별신호를 출력하기 칩주변의 용융회로도를 나타낸것으로서, 제2제너다이오드(Dz2)와 제3트랜지스터(Q3)와 저항들(R8,R9,R10,R11,R12)을 포함하여 구성되고 있다. 즉, 종래의 외부응용회로와 거의 유사하나 전압을 분배하기 위한 저항의 연결점과 스위칭 기능을 수행하는 트랜지스터사이에 연결되었던 2개의 다이오드등이 제거되어 보다 구성이 간단해짐을 알 수 있다.
제9도는 본 발명에 따른 영상신호판별용 도기처리회로도로서, 칩외부의 외부저항(R1)과 : 칩내부의 제4트랜지스터(Q4)와 제5트랜지스터(Q5)등으로 구성되는 동기신호 중첩수단(201)과; 레벨천이회로(901)를 포함하여 구성된다.
제9도에 있어서, 귀선펄스(FBP-1)의 논액티브인 경우 즉 전압레벨이 "로우"인 경우에는 상기 외부저항(R1)을 통한 전압강하가 "0"이 되므로 외부단자(203)으로 나타나는 전압레벨 역시 "0"가 된다. 그렇지 않은 경우에 외부단자에는 상기 동기신호(Syn-1)로 인가되는 파형에 제4트랜지스터(Q4) 및 제5트랜지스터(Q5)에서의 전압강하의 합인 2VT가 가산된 중첩파형이 나타나게 된다. 여기서 상기 동기신호(Syn-1)가 액티브인 기간의 전압레벨이 4VT가 되므로 상기외부단자(203)으로는 6VT의 전압레벨이 나타나게 된다.
레벨천이회로(901)은 9개의 트랜지스터들(Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14)과 다이오드들(D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15, D16, D17, D18, D19)들과 캐패시터(C) 및 저항들(R13, R14, R15, R16, R17, R18, R19, R20, R21, R22)을 포함하여 구성된다. 이의 동작을 제3도에 나타낸 각 기간 t0, t1, t2, t3으로 구분하여 설명하기로 한다. 먼저, t0기간에는 제6트랜지스터(Q6)의 에미터전압이 1VT가 되어 제9트랜지스터(Q9)이 "오프"되고 제9트랜지스터(Q9)의 콜렉터의 전압레벨이 "하이"가 된다. 그에 따라 제14트랜지스터(Q14)가 "온"되고 제12트랜지스터(Q12)가 포화영역에 있게 되며, 제16다이오드(D16)의 애노드 전위가 1VT가 된다. 이는 제13트랜지스터(Q13)의 베이스로 인가되는 2VT보다 낮은 것으로, "로우" 레벨로 인식된다. t1기간에는 제6트랜지스터(Q6)의 에미터 전압이 2VT가 되어 제9트랜지스터(Q9)의 "온"되어 제14트랜지스터(Q14)의 베이스전압이 "로우"레벨로 인가되어 "오프"된다. 따라서 제13트랜지스터(Q13)이 "오프"되고 제16다이오드(D16)의 애노드전압은 3VT로 되어 "하이"레벨로 인식된다. t3기간에는 t1기간과 동일하게 동작하며, t2기간에도 제6트랜지스터(Q6)의 에미터전압이 2VT이상이 되어 t1기간과 동일하게 동작한다.
이상에서 설명한 바와 같이 본 발명은 중첩파형으로부터 동기신호를 검출하기 위하여 칩외부에 구현되는 응용회로의 구성을 간단히 하기 위한 것으로, TV수상기등의 회로를 설계하는 사용자의 편이를 증진하는 잇점을 갖는다.

Claims (3)

  1. 칩 외부저항을 통하여 칩 외부로부터 제1귀선펄스를 입력하고 칩 내부적으로 분리된 동기신호를 이용하여 상기 외부저항이 연결되는 핀으로는 영상신호의 유무를 판별할 수 있는 영상판별신호를 발생하기 위한 합성파형을 출력하고 내부적으로는 자동주파수 조정회로(AFC : Automatic Frequency Control)에 인가하기 위한 소정전위의 제2귀선펄스를 발생하는 회로에 있어서, 상기 제1귀선펄스와 상기 동기신호를 중첩하여 상기 제1귀선펄스가 "로우"인 기간을 기준으로 할 때 진폭비가 1 : 3이 되는 합성파형을 출력하는 동기신호 중첩수단과, 상기 동기신호 중첩수단의 출력중 상기 제1귀선펄스가 "하이"인 기간동안 인에이블되는 펄스를 소정전위로 쉬프트한 제2귀선펄스를 상기 자동주파수 조정회로(AFC : Automatic Frequency Control)로 인가하는 레벨천이수단을 포함하여 구성되며 상기 동기신호 중첩수단 및 레벨천이수단이 칩내부에 구현되어 상기 영상신호 판별신호를 발생하기 위한 외부응용회로를 간단히 설계할 수 있도록 하는 것을 특징으로 하는 영상신호판별용 동기처리회로.
  2. 제1항에 있어서, 상기 동기신호 중첩수단이 출력하는 신호는 반도체 회로소자의 임계전압을 VT라 할때, 귀선펄스의 피크 대 피크 전압(VPP)이 2VT이고 동기신호의 피크 대 피크 전압(VPP)이 6VT인 것을 특징으로 하는 영상신호 판별용 동기처리회로.
  3. 제1항에 있어서, 반도체 회로소자의 임계전압을 VT라 할 때, 상기 레벨천이수단이 출력하는 제2귀선펄스는 상기 제1귀선펄스가 "하이"인 기간동안은 전압레벨이 3VT이고, 상기 제1귀선펄스가 "로우"인 기간동안은 전압레벨이 1VT인 것을 특징으로 하는 영상신호 판별용 동기처리회로.
KR1019920022412A 1992-11-26 1992-11-26 영상신호판별용 동기처리회로 KR950012247B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920022412A KR950012247B1 (ko) 1992-11-26 1992-11-26 영상신호판별용 동기처리회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920022412A KR950012247B1 (ko) 1992-11-26 1992-11-26 영상신호판별용 동기처리회로

Publications (2)

Publication Number Publication Date
KR940013132A KR940013132A (ko) 1994-06-25
KR950012247B1 true KR950012247B1 (ko) 1995-10-16

Family

ID=19343943

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920022412A KR950012247B1 (ko) 1992-11-26 1992-11-26 영상신호판별용 동기처리회로

Country Status (1)

Country Link
KR (1) KR950012247B1 (ko)

Also Published As

Publication number Publication date
KR940013132A (ko) 1994-06-25

Similar Documents

Publication Publication Date Title
JPH021436B2 (ko)
JP2574149B2 (ja) 画像表示装置を有する映像信号処理装置
KR950012247B1 (ko) 영상신호판별용 동기처리회로
US4228463A (en) Switched AFPC loop filter with offset voltage cancellation
US4365270A (en) Dual standard vertical deflection system
US4316214A (en) Keying signal generator with input control for false output immunity
CA1163360A (en) Keying signal generator with false output immunity
US4337478A (en) Composite timing signal generator with predictable output level
EP0024860B1 (en) Dual standard television vertical deflection system
US5140421A (en) Video signal processing pulse producing circuit
US4942314A (en) Peak holding circuit for a color television receiver
US6008864A (en) Composite video signal backporch soft-clamp system using servo loop
US4155049A (en) Automatic frequency control circuit for television horizontal oscillator
KR100271129B1 (ko) 비디오 테이프 레코오더로부터의 비디오 신호를 이용한 텔레비젼의 전원 제어 장치
CA1283478C (en) Vertical deflection current generator
JPH01317088A (ja) ビデオ信号処理装置
US6087814A (en) Power source circuit and electronic device with the same
JP2841392B2 (ja) 映像信号回路
JP2969129B2 (ja) 直流分再生回路
KR100251103B1 (ko) 복합 동기 신호에서 수직 동기 신호를 분리한 수직 동기 분리 회로
KR910003459Y1 (ko) 문자 혼합회로
KR850001618Y1 (ko) 텔레비젼 수평발진기 위상제어 장치
KR0118645Y1 (ko) 비디오 문자 믹서회로
KR890003769B1 (ko) 텔레비죤 방송선국 집적회로
KR900000375Y1 (ko) 텔레비디오의 스위칭 회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060928

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee