KR950010393Y1

KR950010393Y1 - Digital interface circuit

Info

Publication number: KR950010393Y1
Application number: KR2019890018081U
Authority: KR
Inventors: 윤승환
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1989-11-30
Filing date: 1989-11-30
Publication date: 1995-12-11
Also published as: KR910010121U

Abstract

내용 없음.No content.

Description

Digital interface circuit

제1도는 일반적인 채널 업/다운회로의 블럭도.1 is a block diagram of a general channel up / down circuit.

제2도는 본 고안에 따른 채널 업/다운회로의 블럭도.2 is a block diagram of a channel up / down circuit according to the present invention.

제3도는 제2도중 디지탈 인터페이스부의 구체 회로도.3 is a specific circuit diagram of a digital interface unit in FIG.

제4도는 제3도의 동작 파형도.4 is an operational waveform diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

C1-C4 : 콘덴서 D1 : 다이오드C1-C4: Capacitor D1: Diode

G1-G6 : 낸드게이트 L : 래치G1-G6: NAND Gate L: Latch

R1-R7 : 저항 S1 : 다운스위치R1-R7: Resistor S1: Downswitch

S2 : 다운스위치 Vcc : 전원S2: Down switch Vcc: Power

본 고안은 영상 및 음성처리장치의 채널 업/다운(up/down) 회로에 관한 것으로, 특히 디지탈 업/다운 회로에 관한 것이다.The present invention relates to a channel up / down circuit of a video and audio processing apparatus, and more particularly to a digital up / down circuit.

일반적으로 비디오테이프 레코더, 칼라 텔레비젼 혹은 오디오시스템등에서는 제1도에 도시한 바와같은 회로를 이용하여 채널을 업 혹은 다운시킨다. 그런데 이와같은 회로는 아날로그 방식을 채택하고 있었던바, 업 혹은 다운 키(key)의 선택에 따라 주로 트랜지스터가 온 혹은 오프되어 채널의 업 혹은 다운이 가능하도록 되어 있었다.In general, in a videotape recorder, a color television or an audio system, a channel as shown in FIG. 1 is used to up or down a channel. However, such a circuit adopts an analog method, and the transistor is mainly turned on or off according to the selection of the up or down key, so that the channel can be up or down.

그러나 이렇게 아날로그 회로를 사용할 경우에는 많은 부품이 필요하므로 회로가 복잡해지고 오동작이 발생할 확률이 커서 신뢰성이 떨어지는 단점이 있다.However, when using analog circuits, many components are required, which results in complicated circuits and a high probability of malfunction.

따라서 본 고안의 목적은 회로의 구성이 간단하고 신뢰성이 큰 디지탈 업/다운 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a digital up / down circuit having a simple circuit configuration and high reliability.

이하 본 고안의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 고안의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 고안이 실시될수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 본 고안을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 고안의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세할 설명을 생략한다.First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals have the same reference numerals as much as possible even if displayed on different drawings. In addition, in the following description, many specific matters such as components of a specific circuit are shown, which are provided to help a more general understanding of the present invention, and the present invention may be practiced without these specific matters. It will be obvious to those of ordinary skill in Esau. And in describing the present invention, when it is determined that the detailed description of the related known function or configuration may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted.

제2도는 본 고안에 따른 채널 업/다운회로의 블럭도로서, 디지탈 인터페이스부(10)와, 상기 디지탈 인터페이스부(10)의 출력을 업 혹은 다운 카운팅하는 카운터부(20)와, 상기 카운팅 결과를 소정 주파수 합성하는 신서사이저(30)와, 상기 카운팅 결과를 디스플레이하는 디스플레이부(40)로 구성된다.2 is a block diagram of a channel up / down circuit according to the present invention, a digital interface unit 10, a counter unit 20 for up or down counting the output of the digital interface unit 10, and the counting result. Is composed of a synthesizer 30 for synthesizing a predetermined frequency, and a display unit 40 for displaying the counting result.

제3도는 제2도중 디지탈 인터페이스부(10)의 구체 회로도이다.3 is a detailed circuit diagram of the digital interface unit 10 in FIG.

상기 제3도에 따르면, 업스위치(S1) 및 다운스위치(S2)는 한단이 각각 저항(R1)과 저항(R2)를 통해 전원 공급단자(Vcc)에 접속되고 타단이 접지된다. 래치(L)는 상기 업 혹은 다운스위치(S1,S2)의 한단자에 입력단자가 각각 접속되어 업 혹은 다운 신호를 출력한다. 제1 및 제2 적분부(11,12)는 상기 업/다운스위치(S1, S2)와 제1슈미트 게이트(G3)의 두 입력단자 사이에 각각 연결된 저항(R3) 및 콘덴서(C1), 저항(R4) 및 콘덴서(C2)로서, 상기 제1슈미트 게이트(G3)의 출력 펄스 타이밍을 조절하는 역할을 한다. 콘덴서(C3)는 상기 슈미트 게이트(G3) 출력을 충방전한다. 제2슈미트 게이트(G4)는 상기 콘덴서(C3)의 충방전에 응답하여 동작한다. 저항(R7) 및 콘덴서(C4)는 상기 제2슈미트 게이트(G4)를 발진시키는 역할을 한다. 제3낸드게이트(G5)는 상기 제1 및 제2슈미트 게이트(G3,G4)의 출력을 부논리 곱한다. 제4낸드게이트(G6)는 상기 제3낸드게이트(G5)의 출력단자에 접속되어 최종적인 출력을 발생한다. 구체적으로 제3도에서 상기 제3 및 제4낸드게이트(G5,G6)로 이루어진 부분을 참조부호 14로 표시하고, 이를 논리연산부라 칭할때 상기 논리연산부(14)는 상기 제1 및 제2슈미트 게이트의 출력을 논리곱하여 후술하는 제4도의 (R)에 도시한 바와같은 최종적인 업/다운 카운트신호를 발생한다. 저항(R6) 및 다이오드(D1)는 상기 제3낸드게이트(G5)의 한 입력단에 접속되며 상기 업 혹은 다운 스위치(S1,S2)가 오프된 경우 상기 콘덴서(C3)의 방전 통로를 형성하는 역할을 한다.According to FIG. 3, one end of the up switch S1 and the down switch S2 is connected to the power supply terminal Vcc through the resistor R1 and the resistor R2, respectively, and the other end is grounded. The latch L is connected to one terminal of the up or down switches S1 and S2, respectively, and outputs an up or down signal. The first and second integrators 11 and 12 respectively include a resistor R3, a capacitor C1, and a resistor connected between two input terminals of the up / down switches S1 and S2 and the first schmitt gate G3, respectively. As R4 and capacitor C2, it serves to adjust the output pulse timing of the first Schmitt gate G3. The capacitor C3 charges and discharges the Schmitt gate G3 output. The second schmitt gate G4 operates in response to the charging and discharging of the capacitor C3. The resistor R7 and the capacitor C4 serve to oscillate the second Schmitt gate G4. The third NAND gate G5 negatively multiplies the outputs of the first and second Schmitt gates G3 and G4. The fourth NAND gate G6 is connected to the output terminal of the third NAND gate G5 to generate a final output. Specifically, in FIG. 3, the portion consisting of the third and fourth NAND gates G5 and G6 is denoted by reference numeral 14. When the logic operation unit is referred to as the logic operation unit 14, the first and second Schmitt The output of the gate is ANDed to generate a final up / down count signal as shown in FIG. The resistor R6 and the diode D1 are connected to one input terminal of the third NAND gate G5 and form a discharge path of the capacitor C3 when the up or down switches S1 and S2 are turned off. Do it.

제4도는 본 고안의 동작 파형도로써, (P)는 제1낸드게이트(G1)의 한 입력파형이며, (Q)는 제1슈미트게이트(G3) 출력파형이고, (R)은 제4낸드게이트(G6) 출력파형이며, (S)는 콘덴서(C3) 출력파형이고, (T)는 제2슈미트게이트(G4) 출력파형이다.4 is an operating waveform diagram of the present invention, where (P) is an input waveform of the first NAND gate G1, (Q) is an output waveform of the first Schmitt gate G3, and (R) is a fourth NAND. Gate G6 is the output waveform, S is the capacitor C3 output waveform, and T is the second Schmitt gate G4 output waveform.

상술한 구성에 의거 본 고안을 상세히 설명한다.Based on the above-described configuration will be described the present invention in detail.

사용자가 다운버튼(S2)을 눌렀을 경우 제1낸드게이트(G1)의 한 입력은 제4도(P)와 같이 하이상태로 되고 제2낸드게이트(G2)의 한 입력은 로우상태로 된다. 여기서 제1 및 낸드게이트(G1,G2)는 빠른 응답을 위해 래치(L)로 구성되고, 이 래치(L)의 출력은 로우상태로써 다운스위치(S2)가 눌려졌음을 나타낸다. 한편, 제1슈미트게이트(G3)의 출력도(Q)와 같이 하이상태로 된다. 상기 제1슈미트게이트(G3)의 응답속도는 콘덴서(C1,C2) 및 두 저항(R3,R4)에 의해 결정된다. 이때 콘덴서(C3)에는 (S)와 같이 제2슈미트게이트(G4)의 드레시홀드(threshold) 전압이상이 충전되며, 상기 제2슈미트게이트(G4)는 발진하여 (T)와 같은 파형을 출력한다. 저항(R7) 및 콘덴서(C4)는 상기 제2슈미트 게이트(G4)를 발진시키는 역할을 하는 부분(14)이다. 상기 제1 및 제2슈미트게이트(G3,G4) 출력은 제3낸드게이트(G5) 및 제4낸드게이트(G6)를 거쳐 논리곱된 결과 (R)과 같은 출력파형을 발생한다.When the user presses the down button S2, one input of the first NAND gate G1 becomes high as shown in FIG. 4, and one input of the second NAND gate G2 becomes low. Here, the first and the NAND gates G1 and G2 are configured with the latch L for a quick response, and the output of the latch L is in a low state, indicating that the down switch S2 is pressed. On the other hand, the output of the first schmitt gate G3 also becomes high as in Q. The response speed of the first schmitt gate G3 is determined by the capacitors C1 and C2 and the two resistors R3 and R4. At this time, the capacitor C3 is charged with a threshold voltage or more of the second schmitt gate G4 as shown in (S), and the second schmitt gate G4 oscillates to output a waveform such as (T). . The resistor R7 and the capacitor C4 are portions 14 which serve to oscillate the second Schmitt gate G4. The output of the first and second schmitt gates G3 and G4 generates an output waveform such as a result R obtained by multiplying through the third NAND gate G5 and the fourth NAND gate G6.

상기와 같이 누르고 있던 다운버튼(S2)을 더이상 누르지 않게 되면, 슈미트게이트(G3)의 출력단은 로우상태로 된다. 그러므로 다이오드(D1)이 도통되고 콘덴서(C3)가 방전되어 저항(R6)을 통해 낸드게이트(G5)의 한 입력단으로 전달된다.When the down button S2 held down as described above is no longer pressed, the output terminal of the schmitt gate G3 is turned low. Therefore, diode D1 is turned on and capacitor C3 is discharged and transferred to one input terminal of NAND gate G5 through resistor R6.

만약 상기 업 혹은 다운버튼(S1,S2)을 순간적으로 눌렀다 놓으면 상기 제1슈미트게이트(G3) 및 제4낸드게이트(G6) 출력은 로우상태로 된다.If the up or down buttons S1 and S2 are momentarily pressed and released, the outputs of the first schmitt gate G3 and the fourth NAND gate G6 go low.

상술한 바와같은 본 고안은 디지탈적으로 업, 다운 동작을 수행토록 하므로써 회로가 간단해지고 오동작이 발생치 않아 신뢰성이 향상되는 이점이 있다.The present invention as described above has the advantage that the circuit is simplified by performing the digital up and down operation, the malfunction does not occur, the reliability is improved.

한편 본 고안의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 고안의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 고안의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 실용신안등록청구의 범위뿐 만 아니라 이 실용신안등록청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the embodiments described, but should be determined not only by the scope of utility model registration claims described below, but also by those equivalent to the scope of utility model registration claims.

Claims

(Correction) an up or down switch, means for latching a signal generated in response to on or off of the up or down switch to output an up or down signal, and in response to on or off of the up or down switch A first Schmitt gate for Schmitt-triggering each generated signal, and two input terminals of the up / down switch and the first Schmitt gate, respectively, and are respectively generated in response to on or off of the up or down switch. Means for adjusting the output pulse timing of the first Schmitt gate by integrating a signal, a capacitor for charging and discharging the output of the first Schmitt gate, a second Schmitt gate that operates in response to charging and discharging of the capacitor, and Logical computation means for generating a final up / down count signal by ANDing the outputs of the first and second Schmitt gates; If the down switch off the digital interface circuit, characterized by configured to the logical operation means in the means for forming a discharge path of the capacitor.