KR950008258B1 - 트랜지스터 및 이의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000005676 thermoelectric effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
내용 없음.
Description
제1도 내지 제3도는 종래의 MOS트랜지스터 구조를 나타낸 단면도들.
제4도 내지 제7도는 본 발명에 의한 MOS트랜지스터의 제조방법을 나타낸 공정순서도.
제8도 및 제9도는 본 발명에 의한 MOS트랜지스터 구조를 나타낸 단면도들.
제10도는 본 발명의 제조공정의 시뮬레이션 결과를 나타낸 도면.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 고집적회로의 MOS(Metal Oxide Semiconductor)트랜지스터 및 이의 제조방법에 관한 것이다.
일반적인 MOS트랜지스터는 반도체기판에 기판과 반대도전형의 불순물을 주입하여 형성한 소오스, 드레인영역 및 기판상에 게이트산화막을 개재하여 형성한 게이트 이루어진다. 이러한 MOS트랜지스터는 반도체 장치의 고속화 및 고집적화에 따라 미세화를 위하여 그 크기가 점점 축소되어 갔으나, 전원전압이 일정하게 유지되는 가운데 채널길이가 축소됨에 따라 소자 내부의 전계강도가 증대되어 트랜지스터 특성에 여러가지 나쁜 영향을 미치고 있다.
즉, 채널길이에 큰 의존성을 갖는 문턱전압(Threshold Voltage)이 채널길이의 감소와 더불어 미세한 채널길이 변화에 대해서도 크게 변동됨으로써 회로의 동작 마진이 작아지거나 불량율이 늘어나는 요인이 되었고, 이러한 문턱전압의 저하를 방지하거나 변동폭을 줄이기 위해 기관의 불순물 농도를 높이거나, 소오스 및 드레인 확산층을 엷게 만드는 방식이 일반적으로 유효하게 행하여 지고 있다.
또한, MOS트랜지스터의 미세화에 따라 드레인 전압에 의한 드레인 공핍층의 확대와 소오스영역으로의 침투에 의해 소오스-기판간의 장벽전위를 감소시켜 서브 스레시홀드(Sub-threshold)특성을 열화시키고 소오스, 드레인간의 펀치스루(Punchthrough)에 의한 누설전류의 증대를 가져와 소자의 미세동작에 악영향을 주고 있으며, 이러한 펀치스루를 방지하기 위해 채널하부에 불순물을 주입하는 것이 유효하게 적용되어 왔다.
그리고 소자의 미세화에 따라 드레인 공핍층에 나타난 고전계에 의한 소위 '열전자 효과(Hot carrier effect)'가 문제가 되고 있다. 즉, 채널중의 캐리어가 드레인 부근의 고전계에 의해 가속되어 실리콘의 에너지 밴드의 갭을 넘는 에너지를 얻게 되고 충돌전리에 의해 새로운 전자, 정공을 형성시킨다. 이들 전자의 대부분은 드레인에 흡입되지만 일부는 게이트 절연막에 주입되며, 생성된 정공은 기판내로 흘러 기판전류로 되거나 일부는 게이트절연막으로 주입된다. 게이트절연막에 주입된 전자, 전공은 절연막에 포획되어 결국 실리콘-절연막 계면에 준위를 생성시켜 문턱전압을 변화시키고 상호 콘덕턴스를 저하시키게 된다. 이러한 열전자 효과에 의한 문제점을 해결하기 위하여 소자내의 전계강도를 완화시키기 위한 저농도의 드레인영역을 형성시켜 주는 LDD(Lightly Doped Drain)구조가 제안되기도 하였다.
제1도 내지 제3도는 종래 여러가지 구조의 트랜지스터를 도시한 것으로서, 제1도는 NMOS트랜지스터를 형성함에 있어서 반도체기판상에 게이트절연막(2)을 형성하고 이위에 게이트(3)를 형성한 후, N형 불순물이 주입에 의해 소오스 및 드레인영역(4)을 형성한 경우이고, 제2도는 상기 LDD구조로서 반도체기판(1)상에 게이트절연막(2)을 형성하고 이위에 게이트(3)츨 형성한 후 N형 불순물을 주입하여 게이트 엣지(Edge) 부분에 N-불순물영역을 형성하고, 이어서 게이트 측벽에 스페이서(5)를 형성한 후 다시 N형 불순물을 주입하여 N+불순물영역을 형성한 경우이다. 그리고 제3도는 반도체기판(1)상에 게이트절연막(2)을 형성하고 이위에 게이트(3)를 형성한 후 N형 불순물을 주입하여 게이트 엣지(Edge)부분에 N-불순물영역을 형성하고, 이어서 게이트 측벽에 스페이서 (5)를 형성한 후 다시 N형 불순물을 주입하여 N+불순영역을 형성하고 그 밑에 P-영역을 형성하여 쇼트채널트랜지스터를 형성한 경우이다.
상기 구조들에 있어서 모두 게이트길이(L)는 유효채널길이(L')보다 길다. 따라서 상술한 바와같이 소자의 미세화에 따른 채널길이의 감소에 의한 악영향을 피할 수 없다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 유효채널길이를 게이트길이보다 크게 함으로써 펀치스루등과 같은 악영향을 방지할 수 있는 트랜지스터구조 및 이의 제조방법을 제공하는 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 트랜지스터는 반도체기판에 형성된 소오스 및 드레인영역과, 상기 소오스영역과 드레인영역 사이에 형성되는 표면이 굴곡진 채널영역, 및 상기 채널영역상에 게이트절연막을 개재하여 형성된 게이트로 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 트랜지스터의 제조방법은 반도체기판상에 얇은 절연막을 형성하는 공정과, 상기 얇은 절연막상에 HSG다결정실리콘층을 형성하는 공정, 상기 결과물을 산화시켜 산화막을 형성하는 공정, 상기 산화막을 제거하는 공정, 상기 HSG다결정실리콘층을 제거하는 공정, 게이트 절연막을 형성하는 공정, 상기 게이트 절연막상에 게이트를 형성하는 공정, 및 소오스 및 드메인영역을 형성하는 공정으로 이루어진 것을 특징으로 한다.
상기한 바와같이 본 발명의 트랜지스터는 채널영역의 표면에 굴곡을 형성함으로써 채널유효길이를 증가시킨다.
채널영역 표면에 굴곡을 형성하기 위해 먼저, 반도체기판상에 100Å 미만의 얇은 산화막을 형성한 후, 이 위에 HSG(Hemispherical Grain)다결정실리콘층을 형성한다. 이 HSG다결정실리콘은 예컨대 저압 CVD방법에 의해 약 550℃의 온도에서 성장시킨 다결정실리콘으로서 이 특정온도 550℃는 막구조가 비정질에서 다결정구조로 바뀌는 천이온도로 이 온도에서 형성된 다결정실리콘은 반구형의 그레인을 갖는 표면이 울퉁불퉁한 상태가 된다.
상기 HSG다결정실리콘의 두께는 100Å∼1000Å 정도로 형성하는 것이 바람직하다.
상기 형성된 HSG다결정실리콘층을 전면적으로 산화시켜 산화막을 형성한다. 이때 상기 산화막의 두께는 HSG다결정실리콘의 반구형 그레인에 따라 또는 그레인 사이의 스페이서에 따라 정해지는데 100∼500Å정도가 바람직하다.
상기와 같이 HSG다결정실리콘층이 형성된 기판 전면을 산화시키면 HSG다결정실리콘의 그레인상에 산막이 형성된 한편, 그레인과 그레인사이의 부분을 기판 표면의 일부가 잠식되면서 산화막이 형성되게 된다.
상기와 같이 산화막을 형성한 후, 이 산화막과 상기 HSG다결정실리콘층 및 그 아래의 얇은 산화막을 기판 표면이 드러나도록 모두 제거(Strip )해내게 되면 상기 HSG다결정실리콘의 울퉁불퉁한 표면 형상이 전사된 굴곡진 반도체 기판의 표면이 얻어진다.
상기 굴곡진 반도체기판 표면에 게이트절연막을 형성하고 이어서 도전물질을 침적하여 게이트를 형성한 후, 불순물을 주입하여 소오스 및 드레인영역을 형성한다.
이와같이 하면 굴곡에 따라 유효 채널길이가 길어지는 만큼 게이트길이보다 채널길이가 크게 되므로 펀치스루를 억제할 수 있다. 이때, 채널의 폭(width)방향도 그 표면이 굴곡지게 형성되므로 유효 채널폭도 커지게 되어 전류가 증가하게 된다. 따라서 유효채널길이가 길어짐에 따라 줄어드는 전류량을 보상할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.
제4도 내지 제7도는 본 발명에 의한 트랜지스터의 제조방법을 도시한 공정순서도이다.
먼저, 제4도를 참조하면, 반도체기판(10)상에 80Å 두께의 얇은 산화막(11)을 형성하고 계속해서 이위에 HSG다결정실리콘(12)을 약 600Å 두께로 침적한다.
이어서 제5도를 참조하면, 상기 HSG다결정실리콘층(12)이 형성된 기판 전면을 산화시켜 약 300Å 두께의 산화막을 형성한다. 이때, 제5도에 나타낸 바와같이 상기 HSG다결정실리콘의 그레인과 그레인사이의 부분은 기판 표면의 일부까지 잠식되면서 산화막이 성정하게 된다.
다음에 제6도를 참조하면, 반도체기판 표면이 드러나도록 상기 형성된 산화막, HSG다결정실리콘층 및 얇은 산화막을 차례로 제거하여 HSG다결정실리콘의 울퉁불퉁한 표면 형상에 따라 굴곡진 표면을 갖는 반도체 기판을 얻는다.
이어서 제7도를 참조하면, 상기 굴곡진 기판(10)표면에 다시 게이트 산화막(14)을 형성하고 이 게이트 산화막(14)위에 도전물질을 침적하고 소정 패턴으로 패터닝하여 게이트(15)를 형성한 후, 불순물을 주입하여 소오스 및 드레인영역(16)을 형성함으로써 트랜지스터를 완성한다.
본 발명은 게이트 아래의 채널의 유효길이를 증가시키기 위한 것으로 제8도 및 제9도에 도시한 바와같이 어떠한 구조의 소오스/드레인구조를 갖는 트랜지스터에도 적용이 가능하다.
상기와 같이 형성된 본 발명의 트랜지스터는 채널영역 표면이 굴곡이 있도록 형성되므로 실제적인 유효채널길이가 증가하게 되어 제7도에 도시된 바와같이 게이트길이(L)보다 유효채널길이(L')가 길어지게 된다. 따라서 펀치스루효과면에서 제7도의 L'-제3도의 L만큼 표면이 평평한 채널영역을 가진 트랜지스터보다 유리하게 억제할 수 있으며, 채널의 폭방향으로도 굴곡이 생기므로 전류면에서도 표면이 평평한 채널영역을 가진 트랜지스터보다 유리하게 된다.
제10도는 본 발명의 공정의 시뮬레이션 데이타로서, 본 발명의 효과를 설명하기 위한 것이다.
제10도에 도시된 바와같이 트랜지스터 채널영역 표면의 굴곡진 부분의 각도 θ라 하고, 이 각을 중심으로 하여 x,y,z의 길이를 규정하면, θ에 상관없이 z가 x보다 항상 크게 된다. θ를 조정하여 z=1.5x가 되게 한다면 HSG의 피치(pitch)(P)는 약 0.09μm이므로 예를들어 0.5μm의 트랜지스터라면 약 4.5피치가 형성되고 기울어진 부분이 한 피치에 2개가 있으므로 z=1.5x×2×4.5만큼 효과가 커지게 된다. 도면중 참조부호 H는 HSG가 있었던 자리를 나타낸다.
이상 상술한 바와같이 본 발명에 의하면, 트랜지스터의 유효채널길이를 증가시킴으로써 펀치스루에 강한 소자의 제조가 가능해지며 이에 따라 반도체장치의 고집적화를 도모할 수 있다.
Claims (3)
- 반도체기판에 형성된 소오스 및 드레인영역과, 상기 소오스영역과 드레인영역 사이에 형성되는 표면이 굴곡진 채널영역, 및 상기 채널영역상에 게이트절연막을 개재하여 형성된 게이트로 구성된 것을 특징으로 하는 트랜지스터.
- 반도체기판상에 얇은 절연막을 형멍하는 공정과, 상기 얇은 절연막상에 HSG다결정실리콘층을 형성하는 공정, 상기 결과물을 산화시켜 산화막을 형성하는 공정, 상기 산화막을 제거하는 공정, 상기 HSG다결정실리콘층을 제거하는 공정, 게이트 절연막을 형성하는 공정, 상기 게이트 절연막상에 게이트를 형성하는 공정, 및 소오스 및 드레인영역을 형성하는 공정으로 이루어진 것을 특징으로 하는 트랜지스터.
- 제2항에 있어서, 상기 HSG다결정실리콘의 두께는 100Å∼1000Å 정도로 형성하는 것을 특징으로 하는 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023432A KR950008258B1 (ko) | 1992-12-05 | 1992-12-05 | 트랜지스터 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023432A KR950008258B1 (ko) | 1992-12-05 | 1992-12-05 | 트랜지스터 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016891A KR940016891A (ko) | 1994-07-25 |
| KR950008258B1 true KR950008258B1 (ko) | 1995-07-26 |
Family
ID=19344834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920023432A KR950008258B1 (ko) | 1992-12-05 | 1992-12-05 | 트랜지스터 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950008258B1 (ko) |
-
1992
- 1992-12-05 KR KR1019920023432A patent/KR950008258B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016891A (ko) | 1994-07-25 |
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