KR950006861Y1 - Synchronous correction circuit of vcr - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래 브이씨알의 드럼모터 제어회로 블럭도.1 is a block diagram of a drum motor control circuit of a conventional VR.
제2도는 본 고안 브이씨알의 동기 보정회로 블럭도.2 is a block diagram of a synchronous correction circuit of the present invention VRC.
제3도는 본 고안에 따른 동기보정부의 블럭도.3 is a block diagram of a synchronization compensator according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 신호 입력부 2 : 동기신호 분리부1: signal input unit 2: synchronization signal separation unit
3 : 주파수 분주회로 4 : 분주신호 카운터3: frequency division circuit 4: division signal counter
5 : 위상제어부 5-1, 11 : 위상비교부5: Phase control unit 5-1, 11: Phase comparison unit
5-2, 6-2 : 펄스폭 변조부 5-3, 6-3 : 저역통과필터(LPF)5-2, 6-2: pulse width modulator 5-3, 6-3: low pass filter (LPF)
6 : 속도제어부 6-1 : 속도비교부6: speed control part 6-1: speed comparison part
7 : 드럼모터 8 : 펄스제너레이터(PG)7: Drum Motor 8: Pulse Generator (PG)
9 : 주파수 제너레이터(IG) 10 : 동기보정부9: frequency generator (IG) 10: synchronization correction
12 : 동기 발진부12: synchronous oscillator
본 고안은 브이씨알의 화면 흔들림 방지에 관한 것으로 특히, 더블 데크에 있어 한쪽의 시스템에서 재생한 신호는 티브이 신호 또는 비디오 신호와 달리 수직동기신호가 불규칙하게 발생되는데 이를 보정하여 화면의 흔들림을 방지하는 브이씨알의 동기 보정회로에 관한 것이다.The present invention relates to the prevention of the shake of the V-Cal. In particular, the signal reproduced by one system in the double deck, unlike the TV signal or the video signal, irregularly generated vertical synchronization signal is corrected to prevent the shake of the screen It relates to a VCC synchronization correction circuit.
제1도는 종래 브이씨알의 드럼모터 제어회로 블럭도로서 이에 도시된 바와같이, 티브이 신호(TV), 비디오신호(V1) 및 재생신호(PB)중 한 신호를 선택출력하는 신호입력부(1)와, 이 신호입력부(1)의 출력(V1)에서 수직동기신호(Vsyn)를 출력하는 동기신호분리부(2)와, 기준주파수(1fsc)를 분주한 신호(fPB)를 출력하는 주파수 분주 회로(3)와, 이 주파수 분주회로(3)의 출력(fPB)과 상기 동기신호 분리부(2)의 출력(Vsyn)을 절환하는 스위치(SW1)와 이 스위치(SW1)의 출력을 계수하는 분주신호 카운터(4)와, 모터(7)의 회전에 따른 펄스를 검출하는 펄스제너레이터(PG)(8)와, 이 펄스제너레이터(8)의 출력(VC1)과 상기 분주신호 카운터(4)의 출력(V2)을 위상비교하고 펄스폭 변조시킨후 일정교역을 제거하여 상기 모터(7)의 위상을 제거하도록 위상비교부(5-1), 펄스폭 변조부(5-2) 및 저역통과필터(5-3)로 구성된 위상제어부(5)와, 상기 모터(7)의 회전에 따른 주파수를 검출하는 주파수 제너레이터(PG)(9)와, 이 주파수 제너레이터(9)의 출력(VC2)을 설정된 기준속도와 비교하고 펄스폭 변조시킨 후 일정고역을 제거하여 상기 모터(7)의 속도를 제어하도록 속도비교부(6-1), 펄스폭 변조부(6-2) 및 저역통과 필터(6-3)로 구성한 속도제어부(6)로 구성된 것으로, 이와같은 종래 회로의 동작과정을 설명하면 다음과 같다.FIG. 1 is a block diagram of a drum motor control circuit of a conventional VR. As shown therein, a signal input unit 1 for selectively outputting one of a TV signal TV, a video signal V1, and a reproduction signal PB and A frequency division unit for outputting a signal f PB obtained by dividing the synchronization signal separation unit 2 for outputting the vertical synchronization signal Vsyn at the output V 1 of the signal input unit 1 and a reference frequency 1fsc; circuit 3 and the output of the frequency dividing circuit 3, the output (f PB) and a switch (SW 1) and a switch (SW 1) for switching the output (Vsyn) of the synchronization signal separator (2) A frequency division signal counter 4 for counting the pulses, a pulse generator PG 8 for detecting a pulse according to the rotation of the motor 7, an output V C1 of the pulse generator 8 and the frequency division signal counter Phase comparison section 5-1 and pulse width modulation section to remove the phase of the motor 7 by phase comparison and pulse width modulation of the output (V 2 ) of (4) (5-2) and a phase control unit (5) composed of a low pass filter (5-3), a frequency generator (PG) 9 for detecting a frequency according to the rotation of the motor 7, and this frequency generator ( The speed comparator 6-1 and the pulse width modulator 6 to compare the output V C2 of the 9) with the set reference speed and to modulate the pulse width, and then control the speed of the motor 7 by removing a predetermined high frequency band. -2) and the speed control section 6 composed of the low pass filter 6-3, the operation of the conventional circuit will be described as follows.
신호입력부(1)가 티브이 신호(TV), 라인을 통한 비디오 신호(V1) 및 재생신호(PB)중 한 신호를 선택출력하면 동기신호분리부(2)는 녹화를 위한 기준신호인 동기신호(Vsyn)를 분리하고 스위치(SW1)를 통해 분주신호 카운터(4)에 입력되어 계수된 후 위상제어부(5)에 입력된다.When the signal input unit 1 selects and outputs one of the TV signal TV, the video signal V1 through the line, and the playback signal PB, the synchronization signal separator 2 may generate a synchronization signal (a reference signal for recording). Vsyn) is separated, inputted to the divided signal counter 4 through the switch SW 1 , counted, and then inputted to the phase controller 5.
이때, 위상제어부(5)는 펄스 제너레이터(PG)(8)과 모터(7)의 회전에 따른 펄스를 검출하여 비교신호(VC1)를 출력함에 따라 위상비교부(5-1)가 분주신호 카운터(4)의 출력(V2)과 위상비교하고 이 비교신호(V3)를 펄스폭변조부(5-2)에서 펄스폭 변조한 후 저역통과필터(5-3)를 통해 일정교역을 제거한 신호(V4)로 상기 모터(7)의 위상을 제어한다.At this time, the phase control unit 5 detects a pulse according to the rotation of the pulse generator (PG) 8 and the motor 7 and outputs the comparison signal VC 1 . Phase comparison with the output V 2 of the counter 4 is performed, and the comparison signal V 3 is pulse width modulated by the pulse width modulator 5-2, and then a constant trade is performed through the low pass filter 5-3. The phase of the motor 7 is controlled by the removed signal V 4 .
또한, 스위치(SW1)의 절환에 따라 기준주파수(fsc)를 분주한 주파수 분주회로(3)의 출력(fPB)을 분주신호 카운터(4)가 계수하면 속도 제어부(6)는 모터(7)의 회전에 따른 주파수 제너레이터(FG)(9)의 출력(VC2)을 입력받아 속도 비교부(6-1)에서 비교하고 펄스폭 변조부(6-2)에서 펄스폭 변조한후 이 신호(VP2)를 저역통과필터(6-3)를 통해 고역성분을 제거하여 상기 모터(7)의 속도를 제어한다.In addition, when the frequency dividing signal counter 4 counts the output f PB of the frequency dividing circuit 3 that divides the reference frequency fsc according to the switching of the switch SW 1 , the speed control unit 6 generates a motor 7. After receiving the output (VC 2 ) of the frequency generator (FG) 9 according to the rotation of the circuit, the speed comparison section 6-1 compares the pulse width modulated with the pulse width modulator 6-2, and then (V P2 ) is removed through the low pass filter 6-3 to control the speed of the motor (7).
그러나, 이러한 종래 회로는 입력신호에서 동기신호를 분리하여 기준신호를 발생시킴에 있어 티브이 신호나 비디오신호는 흔들림없이 정확한 동기신호를 분리할 수 있으나 재생신호는 동기신호에 유동성분이 있음으로 기준신호가 흔들림으로써 위상계의 제어시 에러가 발생되어 지터성분이 나빠지는 문제점이 있었다.However, such a conventional circuit separates the synchronization signal from the input signal to generate the reference signal, but the TV signal or the video signal can separate the accurate synchronization signal without shaking, but the reproduction signal has the flow component in the synchronization signal, so the reference signal is There was a problem that the jitter component worsened due to the shaking caused an error in the control of the phase meter.
본 고안은 이러한 종래의 문제점을 해결하기 위하여 입력신호에서 분리한 동기신호와 발진시킨 동기신호를 위상비교함으로써 보정된 일정한 주기의 동기신호를 발생시켜 모터의 위상을 흔들림없이 제어하는 브이씨알의 동기보정회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention solves the conventional problems by synchronizing the synchronous signal separated from the input signal with the oscillated synchronous signal to generate the corrected synchronous signal with a fixed period, and to control the phase of the motor without shaking. A circuit is devised, which will be described in detail with reference to the accompanying drawings.
제2도는 본 고안 브이씨알의 동기보정회로의 블럭도로서 이에 도시된 바와같이, 신호입력부(1), 동기신호분리부(2), 주파수 분주회로(3), 스위치(SW1), 분주신호카운터(4), 위상제어부(5) 및 속도제어부(6)는 제1도의 종래 회로와 동일하게 구성하고 상기 동기신호분리부(2)의 출력(Vsyn)을 입력받아 보정하여 일정한 동기신호(Vs)를 상기 스위치(SW1)에 출력하는 동기보정부(10)를 포함하여 구성한다.2 is a block diagram of a synchronization correction circuit of the present invention, as shown therein, a signal input unit 1, a synchronization signal separation unit 2, a frequency division circuit 3, a switch SW 1 , and a division signal. The counter 4, the phase controller 5 and the speed controller 6 are configured in the same way as the conventional circuit of FIG. 1 and receive and correct the output Vsyn of the sync signal separator 2 so as to maintain a constant sync signal Vs. ) Is configured to include a synchronization compensator (10) for outputting to the switch (SW 1 ).
제3도는 동기보정부(10)의 블럭도로서 이에 도시한 바와같이 동기신호분리부( 2)의 동기신호(Vsyn)와 발진된 동기신호(Vosc)를 위상비교하는 위상비교부(11)와, 이 위상비교부(11)의 출력(Vpc)입력받아 발진된 동기신호(Vosc)를 궤환시킴과 아울러 보정된 동기신호(Vs)를 스위치(SW1)에 출력하는 동기발진부(12)로 구성한다.FIG. 3 is a block diagram of the synchronization compensator 10. As shown in FIG. 3, the phase comparison unit 11 performs a phase comparison between the synchronization signal Vsyn of the synchronization signal separation unit 2 and the oscillated synchronization signal Vosc. And a synchronization oscillation unit 12 which receives the output Vpc of the phase comparator 11 and feeds back the oscillated synchronization signal Vosc and outputs the corrected synchronization signal Vs to the switch SW 1 . do.
이와같이 구성한 본 고안 브이씨알의 동기보정회로의 작용효과를 상세히 설명하면 다음과 같다.If described in detail the effect of the synchronization correction circuit of the V-BRA invented in this way as follows.
신호 입력부(1)가 입력된 티브이신호(TV), 라인을 통한 비디오 신호(Ve) 및 재생신호(PB)중 한 신호를 선택출력하면 동기신호분리부(2)는 동기신호(Vsyn)를 분리하는데 상기 티브이신호(TV)와 비디오 신호(Ve)는 동기신호의 주기가 일정하여 영상의 주기가 일정하여 영상의 흔들림이 없는 반면에 상기 재생신호(PB)는 동기신호의 주기가 불규칙하여 영상에 흔들림이 발생됨으로 동기보정부(10)를 통해 일정주기의 동기신호(Vs)로 보정을 한다.When the signal input unit 1 selects and outputs one of the input TV signal TV, the video signal Ve through the line, and the playback signal PB, the sync signal separator 2 separates the sync signal Vsyn. In the TV signal TV and the video signal Ve, the period of the synchronization signal is constant so that the period of the image is constant so that there is no shaking of the image, whereas the reproduction signal PB is irregular in the period of the synchronization signal. Since the shake is generated, the synchronization signal 10 is corrected by the synchronization signal Vs of a predetermined period.
즉, 동기신호분리부(2)의 동기신호(Vsyn)를 입력받은 동기보정부(10)는 동기발진부(12)의 발진된 동기신호(Vosc)와 위상비교부(11)에서 위상 비교함에 따라 그 차에 따른 신호(Vpc)를 상기 동기발진부(12)에 출력함으로써 보정된 일정한 주기의 동기신호(Vs)를 스위치(SW1)에 출력하게 된다.That is, the synchronization compensator 10 receiving the synchronization signal Vsyn of the synchronization signal separator 2 compares the phase of the oscillated synchronization signal Vosc of the synchronization oscillator 12 with the phase comparator 11. a signal synchronizing signal (Vs) of a constant cycle by outputting the corrected (Vpc) to the synchronous oscillation unit 12 in accordance with the difference is output to the switch (SW 1).
(V1)를 위상제어부(5)에 출력하면 위상비교부(5-1)는 펄스제너레이터(PG) (8)가 모터(7)의 회전에 따른 펄스를 검출한 비교신호(Vc1)와 상기 분주신호 카운터 (4)의 출력(V2)을 위상비교하고 이 위상비교신호(V3)는 펄스폭변조부(5-2)를 통해 저역통과필터(5-3)에서 일정교역이 제거된다.When (V 1 ) is output to the phase controller 5, the phase comparator 5-1 compares the comparison signal Vc 1 with the pulse generator PG 8 with the pulse detected by the rotation of the motor 7. Phase comparison of the output V 2 of the divided signal counter 4 is performed, and the phase comparison signal V 3 is removed from the low pass filter 5-3 by the pulse width modulator 5-2. do.
따라서, 위상제어부(5)의 출력(V4)에 따라 모터(7)의 위상이 제어된다.Therefore, the phase of the motor 7 is controlled according to the output (V 4) of the phase control unit 5.
또한, 스위치(SW1)의 절환에 따라 기준주파수(fsc)를 분주한 주파수 분주회로(3)의 출력(fPB)을 입력받은 분주신호 카운터(4)가 계수하면 속도제어부(6)는 모터(7)는 회전에 따른 주파수를 검출한 주파수 제너레이터(FG)(9)의 출력(VC2)을 입력받아 속도 비교부(6-1)에서 비교하고 이 비교신호(V5)를 펄스폭 변조부(6-2)를 통해 변조하여 저역통과필터(6-3)에서 고역성분을 제거한 신호(V4)를 모터(7)에 출력함으로써 모터속도를 제어하게 된다.In addition, when the frequency dividing signal counter 4 receives the output f PB of the frequency dividing circuit 3 that divides the reference frequency fsc according to the switching of the switch SW 1 , the speed control unit 6 generates a motor. (7) receives the output (VC 2 ) of the frequency generator (FG) (9) detecting the frequency according to the rotation, and compares it in the speed comparison section 6-1 and compares the comparison signal (V 5 ) with pulse width modulation The motor speed is controlled by outputting to the motor 7 a signal V 4 which is modulated by the unit 6-2 to remove the high pass component from the low pass filter 6-3.
상기에서 상세히 설명한 바와같이 본 고안 브이씨알의 동기보정 회로는 재생신호 녹화시 불규칙한 동기신호를 보정하여 녹화시 기준신호로 함으로써 영상의 흔들림이나 지터 성능을 높일 수 있는 효과가 있다.As described in detail above, the synchronization compensation circuit of the present invention VRL has an effect of correcting an irregular synchronization signal during recording of a playback signal and increasing the shaking or jitter performance of an image by making it a reference signal during recording.
Claims (2)
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|---|---|---|---|
| KR92025799U KR950006861Y1 (en) | 1992-12-17 | 1992-12-17 | Synchronous correction circuit of vcr |
Applications Claiming Priority (1)
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| KR92025799U KR950006861Y1 (en) | 1992-12-17 | 1992-12-17 | Synchronous correction circuit of vcr |
Publications (2)
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|---|---|
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Family
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Family Applications (1)
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| KR92025799U KR950006861Y1 (en) | 1992-12-17 | 1992-12-17 | Synchronous correction circuit of vcr |
Country Status (1)
| Country | Link |
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| KR (1) | KR950006861Y1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866571B1 (en) * | 2002-03-02 | 2008-11-04 | 주식회사 엘지이아이 | Apparatus and method for correcting a synchronous signal |
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1992
- 1992-12-17 KR KR92025799U patent/KR950006861Y1/en not_active IP Right Cessation
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